i2c_altera.hier_info

详细介绍SDRAM原理的中文电子书籍

mask_demand => mask_demand~0.IN1
mask_receive_int <= mask_receive_int~reg0.DB_MAX_OUTPUT_PORT_TYPE
pal_ntsc_flag => pal_ntsc_flag~0.IN2


|I2C_ALTERA|mesure_card_top:inst5|image_NTSC:source
rst => qd[6]~reg0.ACLR
rst => qd[5]~reg0.ACLR
rst => qd[4]~reg0.ACLR
rst => qd[3]~reg0.ACLR
rst => qd[2]~reg0.ACLR
rst => qd[1]~reg0.ACLR
rst => qd[0]~reg0.ACLR
rst => hsync~reg0.ACLR
rst => qd[7]~reg0.ACLR
rst => vsync~reg0.ACLR
rst => odd_even_out~reg0.ACLR
rst => bit_cnt[9].ACLR
rst => bit_cnt[8].ACLR
rst => bit_cnt[7].ACLR
rst => bit_cnt[6].ACLR
rst => bit_cnt[5].ACLR
rst => bit_cnt[4].ACLR
rst => bit_cnt[3].ACLR
rst => bit_cnt[2].ACLR
rst => bit_cnt[1].ACLR
rst => bit_cnt[0].ACLR
rst => bit_cnt[10].ACLR
rst => h_cnt[7].ACLR
rst => h_cnt[6].ACLR
rst => h_cnt[5].ACLR
rst => h_cnt[4].ACLR
rst => h_cnt[3].ACLR
rst => h_cnt[2].ACLR
rst => h_cnt[1].ACLR
rst => h_cnt[0].ACLR
rst => h_cnt[8].ACLR
clk27m => bit_cnt[9].CLK
clk27m => bit_cnt[8].CLK
clk27m => bit_cnt[7].CLK
clk27m => bit_cnt[6].CLK
clk27m => bit_cnt[5].CLK
clk27m => bit_cnt[4].CLK
clk27m => bit_cnt[3].CLK
clk27m => bit_cnt[2].CLK
clk27m => bit_cnt[1].CLK
clk27m => bit_cnt[0].CLK
clk27m => hsync~reg0.CLK
clk27m => hsync_reg.CLK
clk27m => h_cnt[8].CLK
clk27m => h_cnt[7].CLK
clk27m => h_cnt[6].CLK
clk27m => h_cnt[5].CLK
clk27m => h_cnt[4].CLK
clk27m => h_cnt[3].CLK
clk27m => h_cnt[2].CLK
clk27m => h_cnt[1].CLK
clk27m => h_cnt[0].CLK
clk27m => vsync~reg0.CLK
clk27m => odd_even_out~reg0.CLK
clk27m => qd[7]~reg0.CLK
clk27m => qd[6]~reg0.CLK
clk27m => qd[5]~reg0.CLK
clk27m => qd[4]~reg0.CLK
clk27m => qd[3]~reg0.CLK
clk27m => qd[2]~reg0.CLK
clk27m => qd[1]~reg0.CLK
clk27m => qd[0]~reg0.CLK
clk27m => bit_cnt[10].CLK
qd[0] <= qd[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[1] <= qd[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[2] <= qd[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[3] <= qd[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[4] <= qd[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[5] <= qd[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[6] <= qd[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qd[7] <= qd[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
hsync <= hsync~reg0.DB_MAX_OUTPUT_PORT_TYPE
vsync <= vsync~reg0.DB_MAX_OUTPUT_PORT_TYPE
odd_even_out <= odd_even_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|I2C_ALTERA|mesure_card_top:inst5|blank_gen:blank_gen0
rst => vcnt_h[10].ACLR
rst => vcnt_h[9].ACLR
rst => vcnt_h[8].ACLR
rst => vcnt_h[7].ACLR
rst => vcnt_h[6].ACLR
rst => vcnt_h[5].ACLR
rst => vcnt_h[4].ACLR
rst => vcnt_h[3].ACLR
rst => vcnt_h[2].ACLR
rst => vcnt_h[1].ACLR
rst => vcnt_h[0].ACLR
rst => vsync_rev~reg0.ACLR
rst => vcnt_h[11].ACLR
rst => blank_pal~reg0.ACLR
rst => vsout~reg0.ACLR
rst => reset_n.ACLR
rst => vcnt_l[10].ACLR
rst => vcnt_l[9].ACLR
rst => vcnt_l[8].ACLR
rst => vcnt_l[7].ACLR
rst => vcnt_l[6].ACLR
rst => vcnt_l[5].ACLR
rst => vcnt_l[4].ACLR
rst => vcnt_l[3].ACLR
rst => vcnt_l[2].ACLR
rst => vcnt_l[1].ACLR
rst => vcnt_l[0].ACLR
rst => vcnt_l[11].ACLR
rst => hcnt_h[10].ACLR
rst => hcnt_h[9].ACLR
rst => hcnt_h[8].ACLR
rst => hcnt_h[7].ACLR
rst => hcnt_h[6].ACLR
rst => hcnt_h[5].ACLR
rst => hcnt_h[4].ACLR
rst => hcnt_h[3].ACLR
rst => hcnt_h[2].ACLR
rst => hcnt_h[1].ACLR
rst => hcnt_h[0].ACLR
rst => hcnt_h[11].ACLR
rst => hcnt_l[10].ACLR
rst => hcnt_l[9].ACLR
rst => hcnt_l[8].ACLR
rst => hcnt_l[7].ACLR
rst => hcnt_l[6].ACLR
rst => hcnt_l[5].ACLR
rst => hcnt_l[4].ACLR
rst => hcnt_l[3].ACLR
rst => hcnt_l[2].ACLR
rst => hcnt_l[1].ACLR
rst => hcnt_l[0].ACLR
rst => hcnt_l[11].ACLR
datack => hsync_reg2.CLK
datack => vsync_reg1.CLK
datack => reset_n.CLK
datack => vcnt_h[11].CLK
datack => vcnt_h[10].CLK
datack => vcnt_h[9].CLK
datack => vcnt_h[8].CLK
datack => vcnt_h[7].CLK
datack => vcnt_h[6].CLK
datack => vcnt_h[5].CLK
datack => vcnt_h[4].CLK
datack => vcnt_h[3].CLK
datack => vcnt_h[2].CLK
datack => vcnt_h[1].CLK
datack => vcnt_h[0].CLK
datack => vcnt_l[11].CLK
datack => vcnt_l[10].CLK
datack => vcnt_l[9].CLK
datack => vcnt_l[8].CLK
datack => vcnt_l[7].CLK
datack => vcnt_l[6].CLK
datack => vcnt_l[5].CLK
datack => vcnt_l[4].CLK
datack => vcnt_l[3].CLK
datack => vcnt_l[2].CLK
datack => vcnt_l[1].CLK
datack => vcnt_l[0].CLK
datack => vsync_rev~reg0.CLK
datack => vsout~reg0.CLK
datack => hcnt_h[11].CLK
datack => hcnt_h[10].CLK
datack => hcnt_h[9].CLK
datack => hcnt_h[8].CLK
datack => hcnt_h[7].CLK
datack => hcnt_h[6].CLK
datack => hcnt_h[5].CLK
datack => hcnt_h[4].CLK
datack => hcnt_h[3].CLK
datack => hcnt_h[2].CLK
datack => hcnt_h[1].CLK
datack => hcnt_h[0].CLK
datack => hcnt_l[11].CLK
datack => hcnt_l[10].CLK
datack => hcnt_l[9].CLK
datack => hcnt_l[8].CLK
datack => hcnt_l[7].CLK
datack => hcnt_l[6].CLK
datack => hcnt_l[5].CLK
datack => hcnt_l[4].CLK
datack => hcnt_l[3].CLK
datack => hcnt_l[2].CLK
datack => hcnt_l[1].CLK
datack => hcnt_l[0].CLK
datack => blank_pal~reg0.CLK
datack => hsync_reg1.CLK
hsync => hsync_reg1.DATAIN
vsync => always1~0.IN1
vsync => vsync_reg1.DATAIN
blank_rev <= blank_pal~reg0.DB_MAX_OUTPUT_PORT_TYPE
vsync_rev <= vsync_rev~reg0.DB_MAX_OUTPUT_PORT_TYPE
blank_pal <= blank_pal~reg0.DB_MAX_OUTPUT_PORT_TYPE
vsout <= vsout~reg0.DB_MAX_OUTPUT_PORT_TYPE
blank_video_send <= blank_pal~reg0.DB_MAX_OUTPUT_PORT_TYPE
pal_ntsc_flag => ~NO_FANOUT~


|I2C_ALTERA|mesure_card_top:inst5|receiver:receiver1
rst => r_ram_wab[8]~reg0.ACLR
rst => r_ram_wab[7]~reg0.ACLR
rst => r_ram_wab[6]~reg0.ACLR
rst => r_ram_wab[5]~reg0.ACLR
rst => r_ram_wab[4]~reg0.ACLR
rst => r_ram_wab[3]~reg0.ACLR
rst => r_ram_wab[2]~reg0.ACLR
rst => r_ram_wab[1]~reg0.ACLR
rst => r_ram_wab[0]~reg0.ACLR
rst => r_ram_wab_raw[7]~reg0.ACLR
rst => r_ram_wab[9]~reg0.ACLR
rst => r_ram_wab_raw[6]~reg0.ACLR
rst => r_ram_wab_raw[5]~reg0.ACLR
rst => r_ram_wab_raw[4]~reg0.ACLR
rst => r_ram_wab_raw[3]~reg0.ACLR
rst => r_ram_wab_raw[2]~reg0.ACLR
rst => r_ram_wab_raw[1]~reg0.ACLR
rst => r_ram_wab_raw[0]~reg0.ACLR
rst => r_ram_wab_raw[8]~reg0.ACLR
rst => r_ram_wdb_test[6]~reg0.ACLR
rst => r_ram_wdb_test[5]~reg0.ACLR
rst => r_ram_wdb_test[4]~reg0.ACLR
rst => r_ram_wdb_test[3]~reg0.ACLR
rst => r_ram_wdb_test[2]~reg0.ACLR
rst => r_ram_wdb_test[1]~reg0.ACLR
rst => r_ram_wdb_test[0]~reg0.ACLR
rst => r_ram_wdb_test[7]~reg0.ACLR
rst => r_req_dsp~reg0.ACLR
rst => start_read~reg0.ACLR
rst => ODD_STATE[1]~reg0.ACLR
rst => ODD_STATE[0]~reg0.ACLR
rst => odd_start.ACLR
rst => ODD_STATE[2]~reg0.ACLR
rst => r_req_video.ACLR
rst => r_busy_video.ACLR
rst => r_req_vga.ACLR
rst => r_busy_vga.ACLR
rst => STATE~1.IN1
H_sig => ~NO_FANOUT~
V_sig => v_reg.DATAIN
odd_even_sig => ~NO_FANOUT~
qd[0] => qd_reg[0].DATAIN
qd[1] => qd_reg[1].DATAIN
qd[2] => qd_reg[2].DATAIN
qd[3] => qd_reg[3].DATAIN
qd[4] => qd_reg[4].DATAIN
qd[5] => qd_reg[5].DATAIN
qd[6] => qd_reg[6].DATAIN
qd[7] => qd_reg[7].DATAIN
clk => v_reg.CLK
clk => v_reg1.CLK
clk => qd_reg[7].CLK
clk => qd_reg[6].CLK
clk => qd_reg[5].CLK
clk => qd_reg[4].CLK
clk => qd_reg[3].CLK
clk => qd_reg[2].CLK
clk => qd_reg[1].CLK
clk => qd_reg[0].CLK
clk => qfv_reg.CLK
clk => ODD_STATE[2]~reg0.CLK
clk => ODD_STATE[1]~reg0.CLK
clk => ODD_STATE[0]~reg0.CLK
clk => odd_start.CLK
clk => start_read~reg0.CLK
clk => r_ram_wab[9]~reg0.CLK
clk => r_ram_wab[8]~reg0.CLK
clk => r_ram_wab[7]~reg0.CLK
clk => r_ram_wab[6]~reg0.CLK
clk => r_ram_wab[5]~reg0.CLK
clk => r_ram_wab[4]~reg0.CLK
clk => r_ram_wab[3]~reg0.CLK
clk => r_ram_wab[2]~reg0.CLK
clk => r_ram_wab[1]~reg0.CLK
clk => r_ram_wab[0]~reg0.CLK
clk => r_ram_wab_raw[8]~reg0.CLK
clk => r_ram_wab_raw[7]~reg0.CLK
clk => r_ram_wab_raw[6]~reg0.CLK
clk => r_ram_wab_raw[5]~reg0.CLK
clk => r_ram_wab_raw[4]~reg0.CLK
clk => r_ram_wab_raw[3]~reg0.CLK
clk => r_ram_wab_raw[2]~reg0.CLK
clk => r_ram_wab_raw[1]~reg0.CLK
clk => r_ram_wab_raw[0]~reg0.CLK
clk => r_ram_wdb_test[7]~reg0.CLK
clk => r_ram_wdb_test[6]~reg0.CLK
clk => r_ram_wdb_test[5]~reg0.CLK
clk => r_ram_wdb_test[4]~reg0.CLK
clk => r_ram_wdb_test[3]~reg0.CLK
clk => r_ram_wdb_test[2]~reg0.CLK
clk => r_ram_wdb_test[1]~reg0.CLK
clk => r_ram_wdb_test[0]~reg0.CLK
clk => r_req_video.CLK
clk => r_busy_video.CLK
clk => r_req_dsp~reg0.CLK
clk => r_req_vga.CLK
clk => r_busy_vga.CLK
clk => STATE~0.IN1
qfv => qfv_reg.DATAIN
r_ram_wdb[0] <= qd_reg[0].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[1] <= qd_reg[1].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[2] <= qd_reg[2].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[3] <= qd_reg[3].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[4] <= qd_reg[4].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[5] <= qd_reg[5].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[6] <= qd_reg[6].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb[7] <= qd_reg[7].DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[0] <= r_ram_wab[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[1] <= r_ram_wab[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[2] <= r_ram_wab[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[3] <= r_ram_wab[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[4] <= r_ram_wab[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[5] <= r_ram_wab[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[6] <= r_ram_wab[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[7] <= r_ram_wab[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[8] <= r_ram_wab[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab[9] <= r_ram_wab[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[0] <= r_ram_wab_raw[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[1] <= r_ram_wab_raw[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[2] <= r_ram_wab_raw[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[3] <= r_ram_wab_raw[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[4] <= r_ram_wab_raw[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[5] <= r_ram_wab_raw[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[6] <= r_ram_wab_raw[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[7] <= r_ram_wab_raw[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wab_raw[8] <= r_ram_wab_raw[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[0] <= r_ram_wdb_test[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[1] <= r_ram_wdb_test[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[2] <= r_ram_wdb_test[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[3] <= r_ram_wdb_test[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[4] <= r_ram_wdb_test[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[5] <= r_ram_wdb_test[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[6] <= r_ram_wdb_test[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ram_wdb_test[7] <= r_ram_wdb_test[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_req <= comb~0.DB_MAX_OUTPUT_PORT_TYPE
r_ack_video => r_req_video~0.OUTPUTSELECT
r_ack_video => r_req_vga~0.OUTPUTSELECT
r_busy <= comb~1.DB_MAX_OUTPUT_PORT_TYPE
r_req_dsp <= r_req_dsp~reg0.DB_MAX_OUTPUT_PORT_TYPE
r_ack_dsp => ~NO_FANOUT~
start_read <= start_read~reg0.DB_MAX_OUTPUT_PORT_TYPE
mode_vga => comb~0.OUTPUTSELECT
mode_vga => comb~1.OUTPUTSELECT
ODD_STATE[0] <= ODD_STATE[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ODD_STATE[1] <= ODD_STATE[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ODD_STATE[2] <= ODD_STATE[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|I2C_ALTERA|mesure_card_top:inst5|ram1k_8to256_32:ram_r0
data[0] => data[0]~7.IN1
data[1] => data[1]~6.IN1
data[2] => data[2]~5.IN1
data[3] => data[3]~4.IN1
data[4] => data[4]~3.IN1
data[5] => data[5]~2.IN1
data[6] => data[6]~1.IN1
data[7] => data[7]~0.IN1
wren => wren~0.IN1
wraddress[0] => wraddress[0]~9.IN1
wraddress[1] => wraddress[1]~8.IN1
wraddress[2] => wraddress[2]~7.IN1
wraddress[3] => wraddress[3]~6.IN1
wraddress[4] => wraddress[4]~5.IN1