led_8x8.hier_info

取用Verilog语言驱动一个8*8点阵形。

|led_8X8
sl[0] <= sl_reg~7.DB_MAX_OUTPUT_PORT_TYPE
sl[1] <= sl_reg~6.DB_MAX_OUTPUT_PORT_TYPE
sl[2] <= sl_reg~5.DB_MAX_OUTPUT_PORT_TYPE
sl[3] <= sl_reg~4.DB_MAX_OUTPUT_PORT_TYPE
sl[4] <= sl_reg~3.DB_MAX_OUTPUT_PORT_TYPE
sl[5] <= sl_reg~2.DB_MAX_OUTPUT_PORT_TYPE
sl[6] <= sl_reg~1.DB_MAX_OUTPUT_PORT_TYPE
sl[7] <= sl_reg~0.DB_MAX_OUTPUT_PORT_TYPE
seg[0] <= seg~7.DB_MAX_OUTPUT_PORT_TYPE
seg[1] <= seg~6.DB_MAX_OUTPUT_PORT_TYPE
seg[2] <= seg~5.DB_MAX_OUTPUT_PORT_TYPE
seg[3] <= seg~4.DB_MAX_OUTPUT_PORT_TYPE
seg[4] <= seg~3.DB_MAX_OUTPUT_PORT_TYPE
seg[5] <= seg~2.DB_MAX_OUTPUT_PORT_TYPE
seg[6] <= seg~1.DB_MAX_OUTPUT_PORT_TYPE
seg[7] <= seg~0.DB_MAX_OUTPUT_PORT_TYPE
clock => count[26].CLK
clock => count[25].CLK
clock => count[24].CLK
clock => count[23].CLK
clock => count[22].CLK
clock => count[21].CLK
clock => count[20].CLK
clock => count[19].CLK
clock => count[18].CLK
clock => count[17].CLK
clock => count[16].CLK
clock => count[15].CLK
clock => count[14].CLK
clock => count[13].CLK
clock => count[12].CLK
clock => count[11].CLK
clock => count[10].CLK
clock => count[9].CLK
clock => count[8].CLK
clock => count[7].CLK
clock => count[6].CLK
clock => count[5].CLK
clock => count[4].CLK
clock => count[3].CLK
clock => count[2].CLK
clock => count[1].CLK
clock => count[0].CLK