serial.fit.rpt

基于FPGA的串口通信

;       |altsyncram:altsyncram_component|   ; 0 (0)       ; 0            ; 256         ; 1    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |serial|ram1:ram|altsyncram:altsyncram_component                                ;
;          |altsyncram_06h1:auto_generated| ; 0 (0)       ; 0            ; 256         ; 1    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |serial|ram1:ram|altsyncram:altsyncram_component|altsyncram_06h1:auto_generated ;
;    |rx:rx1|                               ; 24 (24)     ; 22           ; 0           ; 0    ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 21 (21)          ; 0 (0)           ; 0 (0)      ; |serial|rx:rx1                                                                  ;
;    |tx:tx1|                               ; 19 (19)     ; 15           ; 0           ; 0    ; 0    ; 0            ; 4 (4)        ; 0 (0)             ; 15 (15)          ; 0 (0)           ; 1 (1)      ; |serial|tx:tx1                                                                  ;
+-------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------------------------------------------------+
; Delay Chain Summary                                                            ;
+-------+----------+---------------+---------------+-----------------------+-----+
; Name  ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------+----------+---------------+---------------+-----------------------+-----+
; clk32 ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; rstn  ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; rxd   ; Input    ; ON            ; ON            ; --                    ; --  ;
; txd   ; Output   ; --            ; --            ; --                    ; --  ;
+-------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------------+
; Pad To Core Delay Chain Fanout                          ;
+---------------------------+-------------------+---------+
; Source Pin / Fanout       ; Pad To Core Index ; Setting ;
+---------------------------+-------------------+---------+
; clk32                     ;                   ;         ;
; rstn                      ;                   ;         ;
; rxd                       ;                   ;         ;
;      - rx:rx1|state1      ; 1                 ; ON      ;
;      - rx:rx1|data_reg[9] ; 1                 ; ON      ;
;      - rx:rx1|read_en     ; 1                 ; ON      ;
+---------------------------+-------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                ;
+------------------------+--------------+---------+---------------------------+--------+----------------------+------------------+
; Name                   ; Location     ; Fan-Out ; Usage                     ; Global ; Global Resource Used ; Global Line Name ;
+------------------------+--------------+---------+---------------------------+--------+----------------------+------------------+
; clk32                  ; PIN_16       ; 82      ; Clock                     ; yes    ; Global clock         ; GCLK2            ;
; fenpin:fp|reg1[4]~252  ; LC_X18_Y8_N1 ; 12      ; Sync. clear               ; no     ; --                   ; --               ;
; ram_rclk               ; LC_X8_Y8_N4  ; 7       ; Clock, Clock enable       ; yes    ; Global clock         ; GCLK0            ;
; ram_wclk               ; LC_X8_Y6_N2  ; 2       ; Clock                     ; yes    ; Global clock         ; GCLK3            ;
; renlock                ; LC_X8_Y8_N2  ; 6       ; Clock enable              ; no     ; --                   ; --               ;
; rstn                   ; PIN_47       ; 82      ; Async. clear, Async. load ; yes    ; Global clock         ; GCLK1            ;
; rx:rx1|data_reg[0]~172 ; LC_X18_Y8_N0 ; 10      ; Clock enable              ; no     ; --                   ; --               ;
; rx:rx1|rxd_data[0]~8   ; LC_X18_Y8_N4 ; 8       ; Clock enable              ; no     ; --                   ; --               ;
; tx:tx1|data_reg[0]~583 ; LC_X16_Y8_N0 ; 11      ; Clock enable              ; no     ; --                   ; --               ;
; tx:tx1|state1          ; LC_X16_Y8_N6 ; 16      ; Sync. clear               ; no     ; --                   ; --               ;
+------------------------+--------------+---------+---------------------------+--------+----------------------+------------------+


+----------------------------------------------------------------------------+
; Global & Other Fast Signals                                                ;
+----------+-------------+---------+----------------------+------------------+
; Name     ; Location    ; Fan-Out ; Global Resource Used ; Global Line Name ;
+----------+-------------+---------+----------------------+------------------+
; clk32    ; PIN_16      ; 82      ; Global clock         ; GCLK2            ;
; ram_rclk ; LC_X8_Y8_N4 ; 7       ; Global clock         ; GCLK0            ;
; ram_wclk ; LC_X8_Y6_N2 ; 2       ; Global clock         ; GCLK3            ;
; rstn     ; PIN_47      ; 82      ; Global clock         ; GCLK1            ;
+----------+-------------+---------+----------------------+------------------+


+---------------------------------------+
; Non-Global High Fan-Out Signals       ;
+-----------------------------+---------+
; Name                        ; Fan-Out ;
+-----------------------------+---------+
; tx:tx1|state1               ; 16      ;
; fenpin:fp|state2.rxd_wait   ; 14      ;
; fenpin:fp|clk_read          ; 14      ;
; fenpin:fp|reg1[4]~252       ; 12      ;
; tx:tx1|data_reg[0]~583      ; 11      ;
; rx:rx1|data_reg[0]~172      ; 10      ;
; fenpin:fp|Equal2~109        ; 8       ;
; rx:rx1|rxd_data[0]~8        ; 8       ;
; renlock                     ; 6       ;
; fenpin:fp|Add1~206          ; 5       ;
; fenpin:fp|Add1~198          ; 5       ;
; rx:rx1|state1               ; 5       ;
; fenpin:fp|reg1[5]~242       ; 5       ;
; fenpin:fp|reg1[0]~240       ; 5       ;
; rx:rx1|data_reg[0]          ; 4       ;
; fenpin:fp|clk_write         ; 4       ;
; rxd                         ; 3       ;
; rx:rx1|read_end             ; 3       ;
; raddr[0]                    ; 3       ;
; waddr[0]                    ; 3       ;
; fenpin:fp|Equal0~70         ; 3       ;
; fenpin:fp|reg1[9]           ; 3       ;
; fenpin:fp|reg1[11]          ; 3       ;
; fenpin:fp|reg1[10]          ; 3       ;
; fenpin:fp|reg1[8]           ; 3       ;
; fenpin:fp|reg1[6]           ; 3       ;
; fenpin:fp|reg1[4]           ; 3       ;
; fenpin:fp|reg1[2]           ; 3       ;
; fenpin:fp|reg1[1]           ; 3       ;
; fenpin:fp|state2.rxd_start  ; 2       ;
; rx:rx1|read_en              ; 2       ;
; fenpin:fp|state2.rxd_sample ; 2       ;
; fenpin:fp|Equal2~108        ; 2       ;
; fenpin:fp|reg2[9]           ; 2       ;
; fenpin:fp|reg2[11]          ; 2       ;
; fenpin:fp|reg2[10]          ; 2       ;
; fenpin:fp|reg2[8]           ; 2       ;
; fenpin:fp|Equal2~107        ; 2       ;
; fenpin:fp|reg2[0]           ; 2       ;
; fenpin:fp|reg2[3]           ; 2       ;
; fenpin:fp|reg2[1]           ; 2       ;
; fenpin:fp|reg2[2]           ; 2       ;
; fenpin:fp|Equal2~106        ; 2       ;
; fenpin:fp|reg2[5]           ; 2       ;
; fenpin:fp|reg2[7]           ; 2       ;
; fenpin:fp|reg2[4]           ; 2       ;
; fenpin:fp|reg2[6]           ; 2       ;
; rx:rx1|r_end                ; 2       ;
; rx:rx1|data_reg[8]          ; 2       ;
; rx:rx1|data_reg[7]          ; 2       ;
+-----------------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                             ;
+------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+------------+
; Name                                                                               ; Type ; Mode             ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF  ; Location   ;