📄 liangzhu.sim.rpt
字号:
; Node Name ; Output Port Name ; Output Port Type ;
+-----------------------+------------------------------------+------------------+
; |liangzhu|divider[0] ; |liangzhu|divider[0]~154 ; cout0 ;
; |liangzhu|divider[0] ; |liangzhu|divider[0]~154COUT1_169 ; cout1 ;
; |liangzhu|divider[1] ; |liangzhu|divider[1]~155 ; cout ;
; |liangzhu|divider[2] ; |liangzhu|divider[2]~156 ; cout0 ;
; |liangzhu|divider[3] ; |liangzhu|divider[3]~157 ; cout0 ;
; |liangzhu|Equal0~162 ; |liangzhu|Equal0~162 ; combout ;
; |liangzhu|divider[4] ; |liangzhu|divider[4]~158 ; cout0 ;
; |liangzhu|divider[5] ; |liangzhu|divider[5]~159 ; cout0 ;
; |liangzhu|divider[6] ; |liangzhu|divider[6]~160 ; cout ;
; |liangzhu|divider[7] ; |liangzhu|divider[7]~161COUT1_174 ; cout1 ;
; |liangzhu|Equal0~163 ; |liangzhu|Equal0~163 ; combout ;
; |liangzhu|divider[8] ; |liangzhu|divider[8]~162COUT1_175 ; cout1 ;
; |liangzhu|divider[9] ; |liangzhu|divider[9]~163COUT1_176 ; cout1 ;
; |liangzhu|divider[10] ; |liangzhu|divider[10]~164COUT1_177 ; cout1 ;
; |liangzhu|divider[11] ; |liangzhu|divider[11]~165 ; cout ;
; |liangzhu|Equal0~164 ; |liangzhu|Equal0~164 ; combout ;
; |liangzhu|divider[12] ; |liangzhu|divider[12]~166 ; cout0 ;
; |liangzhu|Equal0~165 ; |liangzhu|Equal0~165 ; combout ;
; |liangzhu|Equal0~166 ; |liangzhu|Equal0~166 ; combout ;
; |liangzhu|clk_cnt[2] ; |liangzhu|clk_cnt[2] ; regout ;
; |liangzhu|clk_cnt[2] ; |liangzhu|clk_cnt[2]~94COUT1_119 ; cout1 ;
; |liangzhu|clk_cnt[1] ; |liangzhu|clk_cnt[1]~95 ; cout ;
; |liangzhu|clk_cnt[0] ; |liangzhu|clk_cnt[0] ; regout ;
; |liangzhu|clk_cnt[17] ; |liangzhu|clk_cnt[17]~102 ; cout0 ;
; |liangzhu|clk_cnt[16] ; |liangzhu|clk_cnt[16]~103 ; cout ;
; |liangzhu|clk_cnt[15] ; |liangzhu|clk_cnt[15]~104COUT1_130 ; cout1 ;
; |liangzhu|clk_cnt[14] ; |liangzhu|clk_cnt[14]~105COUT1_129 ; cout1 ;
; |liangzhu|clk_cnt[13] ; |liangzhu|clk_cnt[13]~106COUT1_128 ; cout1 ;
; |liangzhu|clk_cnt[12] ; |liangzhu|clk_cnt[12]~107COUT1_127 ; cout1 ;
; |liangzhu|clk_cnt[11] ; |liangzhu|clk_cnt[11]~108 ; cout ;
; |liangzhu|clk_cnt[10] ; |liangzhu|clk_cnt[10]~109 ; cout0 ;
; |liangzhu|clk_cnt[9] ; |liangzhu|clk_cnt[9]~110 ; cout0 ;
; |liangzhu|clk_cnt[8] ; |liangzhu|clk_cnt[8]~111 ; cout0 ;
; |liangzhu|clk_cnt[7] ; |liangzhu|clk_cnt[7]~112 ; cout0 ;
; |liangzhu|clk_cnt[6] ; |liangzhu|clk_cnt[6]~113 ; cout ;
; |liangzhu|clk_cnt[5] ; |liangzhu|clk_cnt[5]~114COUT1_122 ; cout1 ;
; |liangzhu|clk_cnt[4] ; |liangzhu|clk_cnt[4]~115COUT1_121 ; cout1 ;
; |liangzhu|clk_cnt[3] ; |liangzhu|clk_cnt[3]~116COUT1_120 ; cout1 ;
; |liangzhu|sys_clk ; |liangzhu|sys_clk ; combout ;
; |liangzhu|rst_n ; |liangzhu|rst_n ; combout ;
; |liangzhu|sp ; |liangzhu|sp ; padio ;
+-----------------------+------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; |liangzhu|divider[2] ; |liangzhu|divider[2]~156COUT1_170 ; cout1 ;
; |liangzhu|divider[3] ; |liangzhu|divider[3]~157COUT1_171 ; cout1 ;
; |liangzhu|divider[4] ; |liangzhu|divider[4]~158COUT1_172 ; cout1 ;
; |liangzhu|divider[5] ; |liangzhu|divider[5]~159COUT1_173 ; cout1 ;
; |liangzhu|divider[7] ; |liangzhu|divider[7]~161 ; cout0 ;
; |liangzhu|divider[8] ; |liangzhu|divider[8]~162 ; cout0 ;
; |liangzhu|divider[9] ; |liangzhu|divider[9]~163 ; cout0 ;
; |liangzhu|divider[10] ; |liangzhu|divider[10]~164 ; cout0 ;
; |liangzhu|divider[12] ; |liangzhu|divider[12]~166COUT1_178 ; cout1 ;
; |liangzhu|clk_cnt[2] ; |liangzhu|clk_cnt[2]~94 ; cout0 ;
; |liangzhu|origin[0] ; |liangzhu|origin[0] ; regout ;
; |liangzhu|origin[1] ; |liangzhu|origin[1] ; regout ;
; |liangzhu|origin[2] ; |liangzhu|origin[2] ; regout ;
; |liangzhu|origin[3] ; |liangzhu|origin[3] ; regout ;
; |liangzhu|origin[4] ; |liangzhu|origin[4] ; regout ;
; |liangzhu|origin[5] ; |liangzhu|origin[5] ; regout ;
; |liangzhu|origin[6] ; |liangzhu|origin[6] ; regout ;
; |liangzhu|origin[7] ; |liangzhu|origin[7] ; regout ;
; |liangzhu|origin[8] ; |liangzhu|origin[8] ; regout ;
; |liangzhu|origin[9] ; |liangzhu|origin[9] ; regout ;
; |liangzhu|origin[10] ; |liangzhu|origin[10] ; regout ;
; |liangzhu|origin[11] ; |liangzhu|origin[11] ; regout ;
; |liangzhu|origin[12] ; |liangzhu|origin[12] ; regout ;
; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[3] ; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[3] ; portadataout0 ;
; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[3] ; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[0] ; portadataout1 ;
; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[3] ; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[1] ; portadataout2 ;
; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[3] ; |liangzhu|altsyncram:WideOr13_rtl_0|altsyncram_3iu:auto_generated|q_a[2] ; portadataout3 ;
; |liangzhu|low[1] ; |liangzhu|low[1] ; regout ;
; |liangzhu|Equal1~141 ; |liangzhu|Equal1~141 ; combout ;
; |liangzhu|low[0] ; |liangzhu|low[0] ; regout ;
; |liangzhu|high[0] ; |liangzhu|high[0] ; regout ;
; |liangzhu|Equal10~107 ; |liangzhu|Equal10~107 ; combout ;
; |liangzhu|Equal11~115 ; |liangzhu|Equal11~115 ; combout ;
; |liangzhu|Equal7~100 ; |liangzhu|Equal7~100 ; combout ;
; |liangzhu|Equal7~101 ; |liangzhu|Equal7~101 ; combout ;
; |liangzhu|WideNor0~102 ; |liangzhu|WideNor0~102 ; combout ;
; |liangzhu|Equal1~142 ; |liangzhu|Equal1~142 ; combout ;
; |liangzhu|Equal3~97 ; |liangzhu|Equal3~97 ; combout ;
; |liangzhu|Equal5~94 ; |liangzhu|Equal5~94 ; combout ;
; |liangzhu|Equal5~95 ; |liangzhu|Equal5~95 ; combout ;
; |liangzhu|clk_cnt[23] ; |liangzhu|clk_cnt[23] ; regout ;
; |liangzhu|Equal8~67 ; |liangzhu|Equal8~67 ; combout ;
; |liangzhu|Equal6~73 ; |liangzhu|Equal6~73 ; combout ;
; |liangzhu|Equal6~74 ; |liangzhu|Equal6~74 ; combout ;
; |liangzhu|WideNor0~104 ; |liangzhu|WideNor0~104 ; combout ;
; |liangzhu|Equal4~65 ; |liangzhu|Equal4~65 ; combout ;
; |liangzhu|Equal9~73 ; |liangzhu|Equal9~73 ; combout ;
; |liangzhu|WideNor0~105 ; |liangzhu|WideNor0~105 ; combout ;
; |liangzhu|Equal2~83 ; |liangzhu|Equal2~83 ; combout ;
; |liangzhu|WideNor0~106 ; |liangzhu|WideNor0~106 ; combout ;
; |liangzhu|origin~84 ; |liangzhu|origin~84 ; combout ;
; |liangzhu|origin~84 ; |liangzhu|origin[13] ; regout ;
; |liangzhu|counter[5] ; |liangzhu|counter[5] ; regout ;
; |liangzhu|counter[4] ; |liangzhu|counter[4] ; regout ;
; |liangzhu|counter[1] ; |liangzhu|counter[1] ; regout ;
; |liangzhu|counter[0] ; |liangzhu|counter[0] ; regout ;
; |liangzhu|Decoder0~1854 ; |liangzhu|Decoder0~1854 ; combout ;
; |liangzhu|Decoder0~1854 ; |liangzhu|counter[6] ; regout ;
; |liangzhu|WideOr17~423 ; |liangzhu|WideOr17~423 ; combout ;
; |liangzhu|WideOr17~423 ; |liangzhu|counter[3] ; regout ;
; |liangzhu|WideOr17~424 ; |liangzhu|WideOr17~424 ; combout ;
; |liangzhu|Decoder0~1855 ; |liangzhu|Decoder0~1855 ; combout ;
; |liangzhu|Decoder0~1855 ; |liangzhu|counter[2] ; regout ;
; |liangzhu|WideOr17~425 ; |liangzhu|WideOr17~425 ; combout ;
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