📄 reg12.v
字号:
// MAX+plus II Verilog Example
// User-Defined Macrofunction
// Copyright (c) 1997 Altera Corporation
module reg12 ( d, clk, q);
input [11:0]d;
input clk;
output [11:0]q;
reg [11:0]q;
always @(posedge clk)
q = d;
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -