clk_tb.tbw

通过一个主时钟信号完成异步FIFO读写时钟信号的产生。编译通过实现功能。

version 3
f:\data file\ou\clk\clk.vhd
clkdiv
VHDL
VHDL
clk_tb.xwv
Clocked
-
-
2000000000
ns
GSR:false
PRLD:false
100000000
CLOCK_LIST_BEGIN
clk_in
100000000
100000000
15000000
15000000
0
RISING
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
rd_clk
clk_in
wr_clk
clk_in
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
rd_clk_DIFF
wr_clk_DIFF
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
clk_in
rd_clk
wr_clk
SIGNAL_ORDER_END
-X-X-X-