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FIO0DIR2 EQU (FIO_BASE_ADDR + 0x02)
FIO1DIR2 EQU (FIO_BASE_ADDR + 0x22)
FIO2DIR2 EQU (FIO_BASE_ADDR + 0x42)
FIO3DIR2 EQU (FIO_BASE_ADDR + 0x62)
FIO4DIR2 EQU (FIO_BASE_ADDR + 0x82)
FIO0DIR3 EQU (FIO_BASE_ADDR + 0x03)
FIO1DIR3 EQU (FIO_BASE_ADDR + 0x23)
FIO2DIR3 EQU (FIO_BASE_ADDR + 0x43)
FIO3DIR3 EQU (FIO_BASE_ADDR + 0x63)
FIO4DIR3 EQU (FIO_BASE_ADDR + 0x83)
FIO0DIRL EQU (FIO_BASE_ADDR + 0x00)
FIO1DIRL EQU (FIO_BASE_ADDR + 0x20)
FIO2DIRL EQU (FIO_BASE_ADDR + 0x40)
FIO3DIRL EQU (FIO_BASE_ADDR + 0x60)
FIO4DIRL EQU (FIO_BASE_ADDR + 0x80)
FIO0DIRU EQU (FIO_BASE_ADDR + 0x02)
FIO1DIRU EQU (FIO_BASE_ADDR + 0x22)
FIO2DIRU EQU (FIO_BASE_ADDR + 0x42)
FIO3DIRU EQU (FIO_BASE_ADDR + 0x62)
FIO4DIRU EQU (FIO_BASE_ADDR + 0x82)
FIO0MASK0 EQU (FIO_BASE_ADDR + 0x10)
FIO1MASK0 EQU (FIO_BASE_ADDR + 0x30)
FIO2MASK0 EQU (FIO_BASE_ADDR + 0x50)
FIO3MASK0 EQU (FIO_BASE_ADDR + 0x70)
FIO4MASK0 EQU (FIO_BASE_ADDR + 0x90)
FIO0MASK1 EQU (FIO_BASE_ADDR + 0x11)
FIO1MASK1 EQU (FIO_BASE_ADDR + 0x31)
FIO2MASK1 EQU (FIO_BASE_ADDR + 0x51)
FIO3MASK1 EQU (FIO_BASE_ADDR + 0x71)
FIO4MASK1 EQU (FIO_BASE_ADDR + 0x91)
FIO0MASK2 EQU (FIO_BASE_ADDR + 0x12)
FIO1MASK2 EQU (FIO_BASE_ADDR + 0x32)
FIO2MASK2 EQU (FIO_BASE_ADDR + 0x52)
FIO3MASK2 EQU (FIO_BASE_ADDR + 0x72)
FIO4MASK2 EQU (FIO_BASE_ADDR + 0x92)
FIO0MASK3 EQU (FIO_BASE_ADDR + 0x13)
FIO1MASK3 EQU (FIO_BASE_ADDR + 0x33)
FIO2MASK3 EQU (FIO_BASE_ADDR + 0x53)
FIO3MASK3 EQU (FIO_BASE_ADDR + 0x73)
FIO4MASK3 EQU (FIO_BASE_ADDR + 0x93)
FIO0MASKL EQU (FIO_BASE_ADDR + 0x10)
FIO1MASKL EQU (FIO_BASE_ADDR + 0x30)
FIO2MASKL EQU (FIO_BASE_ADDR + 0x50)
FIO3MASKL EQU (FIO_BASE_ADDR + 0x70)
FIO4MASKL EQU (FIO_BASE_ADDR + 0x90)
FIO0MASKU EQU (FIO_BASE_ADDR + 0x12)
FIO1MASKU EQU (FIO_BASE_ADDR + 0x32)
FIO2MASKU EQU (FIO_BASE_ADDR + 0x52)
FIO3MASKU EQU (FIO_BASE_ADDR + 0x72)
FIO4MASKU EQU (FIO_BASE_ADDR + 0x92)
FIO0PIN0 EQU (FIO_BASE_ADDR + 0x14)
FIO1PIN0 EQU (FIO_BASE_ADDR + 0x34)
FIO2PIN0 EQU (FIO_BASE_ADDR + 0x54)
FIO3PIN0 EQU (FIO_BASE_ADDR + 0x74)
FIO4PIN0 EQU (FIO_BASE_ADDR + 0x94)
FIO0PIN1 EQU (FIO_BASE_ADDR + 0x15)
FIO1PIN1 EQU (FIO_BASE_ADDR + 0x35)
FIO2PIN1 EQU (FIO_BASE_ADDR + 0x55)
FIO3PIN1 EQU (FIO_BASE_ADDR + 0x75)
FIO4PIN1 EQU (FIO_BASE_ADDR + 0x95)
FIO0PIN2 EQU (FIO_BASE_ADDR + 0x16)
FIO1PIN2 EQU (FIO_BASE_ADDR + 0x36)
FIO2PIN2 EQU (FIO_BASE_ADDR + 0x56)
FIO3PIN2 EQU (FIO_BASE_ADDR + 0x76)
FIO4PIN2 EQU (FIO_BASE_ADDR + 0x96)
FIO0PIN3 EQU (FIO_BASE_ADDR + 0x17)
FIO1PIN3 EQU (FIO_BASE_ADDR + 0x37)
FIO2PIN3 EQU (FIO_BASE_ADDR + 0x57)
FIO3PIN3 EQU (FIO_BASE_ADDR + 0x77)
FIO4PIN3 EQU (FIO_BASE_ADDR + 0x97)
FIO0PINL EQU (FIO_BASE_ADDR + 0x14)
FIO1PINL EQU (FIO_BASE_ADDR + 0x34)
FIO2PINL EQU (FIO_BASE_ADDR + 0x54)
FIO3PINL EQU (FIO_BASE_ADDR + 0x74)
FIO4PINL EQU (FIO_BASE_ADDR + 0x94)
FIO0PINU EQU (FIO_BASE_ADDR + 0x16)
FIO1PINU EQU (FIO_BASE_ADDR + 0x36)
FIO2PINU EQU (FIO_BASE_ADDR + 0x56)
FIO3PINU EQU (FIO_BASE_ADDR + 0x76)
FIO4PINU EQU (FIO_BASE_ADDR + 0x96)
FIO0SET0 EQU (FIO_BASE_ADDR + 0x18)
FIO1SET0 EQU (FIO_BASE_ADDR + 0x38)
FIO2SET0 EQU (FIO_BASE_ADDR + 0x58)
FIO3SET0 EQU (FIO_BASE_ADDR + 0x78)
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FIO3SET1 EQU (FIO_BASE_ADDR + 0x79)
FIO4SET1 EQU (FIO_BASE_ADDR + 0x99)
FIO0SET2 EQU (FIO_BASE_ADDR + 0x1A)
FIO1SET2 EQU (FIO_BASE_ADDR + 0x3A)
FIO2SET2 EQU (FIO_BASE_ADDR + 0x5A)
FIO3SET2 EQU (FIO_BASE_ADDR + 0x7A)
FIO4SET2 EQU (FIO_BASE_ADDR + 0x9A)
FIO0SET3 EQU (FIO_BASE_ADDR + 0x1B)
FIO1SET3 EQU (FIO_BASE_ADDR + 0x3B)
FIO2SET3 EQU (FIO_BASE_ADDR + 0x5B)
FIO3SET3 EQU (FIO_BASE_ADDR + 0x7B)
FIO4SET3 EQU (FIO_BASE_ADDR + 0x9B)
FIO0SETL EQU (FIO_BASE_ADDR + 0x18)
FIO1SETL EQU (FIO_BASE_ADDR + 0x38)
FIO2SETL EQU (FIO_BASE_ADDR + 0x58)
FIO3SETL EQU (FIO_BASE_ADDR + 0x78)
FIO4SETL EQU (FIO_BASE_ADDR + 0x98)
FIO0SETU EQU (FIO_BASE_ADDR + 0x1A)
FIO1SETU EQU (FIO_BASE_ADDR + 0x3A)
FIO2SETU EQU (FIO_BASE_ADDR + 0x5A)
FIO3SETU EQU (FIO_BASE_ADDR + 0x7A)
FIO4SETU EQU (FIO_BASE_ADDR + 0x9A)
FIO0CLR0 EQU (FIO_BASE_ADDR + 0x1C)
FIO1CLR0 EQU (FIO_BASE_ADDR + 0x3C)
FIO2CLR0 EQU (FIO_BASE_ADDR + 0x5C)
FIO3CLR0 EQU (FIO_BASE_ADDR + 0x7C)
FIO4CLR0 EQU (FIO_BASE_ADDR + 0x9C)
FIO0CLR1 EQU (FIO_BASE_ADDR + 0x1D)
FIO1CLR1 EQU (FIO_BASE_ADDR + 0x3D)
FIO2CLR1 EQU (FIO_BASE_ADDR + 0x5D)
FIO3CLR1 EQU (FIO_BASE_ADDR + 0x7D)
FIO4CLR1 EQU (FIO_BASE_ADDR + 0x9D)
FIO0CLR2 EQU (FIO_BASE_ADDR + 0x1E)
FIO1CLR2 EQU (FIO_BASE_ADDR + 0x3E)
FIO2CLR2 EQU (FIO_BASE_ADDR + 0x5E)
FIO3CLR2 EQU (FIO_BASE_ADDR + 0x7E)
FIO4CLR2 EQU (FIO_BASE_ADDR + 0x9E)
FIO0CLR3 EQU (FIO_BASE_ADDR + 0x1F)
FIO1CLR3 EQU (FIO_BASE_ADDR + 0x3F)
FIO2CLR3 EQU (FIO_BASE_ADDR + 0x5F)
FIO3CLR3 EQU (FIO_BASE_ADDR + 0x7F)
FIO4CLR3 EQU (FIO_BASE_ADDR + 0x9F)
FIO0CLRL EQU (FIO_BASE_ADDR + 0x1C)
FIO1CLRL EQU (FIO_BASE_ADDR + 0x3C)
FIO2CLRL EQU (FIO_BASE_ADDR + 0x5C)
FIO3CLRL EQU (FIO_BASE_ADDR + 0x7C)
FIO4CLRL EQU (FIO_BASE_ADDR + 0x9C)
FIO0CLRU EQU (FIO_BASE_ADDR + 0x1E)
FIO1CLRU EQU (FIO_BASE_ADDR + 0x3E)
FIO2CLRU EQU (FIO_BASE_ADDR + 0x5E)
FIO3CLRU EQU (FIO_BASE_ADDR + 0x7E)
FIO4CLRU EQU (FIO_BASE_ADDR + 0x9E)
;/********************************************************************************************************
; System Control Block(SCB) modules include Memory Accelerator Module,
; Phase Locked Loop, VPB divider, Power Control, External Interrupt,
; Reset, and Code Security/Debugging
;********************************************************************************************************/
SCB_BASE_ADDR EQU 0xE01FC000
;/********************************************************************************************************
; Memory Accelerator Module (MAM)
;********************************************************************************************************/
MAMCR EQU (SCB_BASE_ADDR + 0x000)
MAMTIM EQU (SCB_BASE_ADDR + 0x004)
MEMMAP EQU (SCB_BASE_ADDR + 0x040)
;/********************************************************************************************************
; Phase Locked Loop (PLL)
;********************************************************************************************************/
PLLCON EQU (SCB_BASE_ADDR + 0x080)
PLLCFG EQU (SCB_BASE_ADDR + 0x084)
PLLSTAT EQU (SCB_BASE_ADDR + 0x088)
PLLFEED EQU (SCB_BASE_ADDR + 0x08C)
;/********************************************************************************************************
; Power Control
;********************************************************************************************************/
PCON EQU (SCB_BASE_ADDR + 0x0C0)
PCONP EQU (SCB_BASE_ADDR + 0x0C4)
;/********************************************************************************************************
; Clock Divider
;********************************************************************************************************/
;APBDIV EQU (SCB_BASE_ADDR + 0x100)
CCLKCFG EQU (SCB_BASE_ADDR + 0x104)
USBCLKCFG EQU (SCB_BASE_ADDR + 0x108)
CLKSRCSEL EQU (SCB_BASE_ADDR + 0x10C)
PCLKSEL0 EQU (SCB_BASE_ADDR + 0x1A8)
PCLKSEL1 EQU (SCB_BASE_ADDR + 0x1AC)
;/********************************************************************************************************
; External Interrupts
;********************************************************************************************************/
EXTINT EQU (SCB_BASE_ADDR + 0x140)
INTWAKE EQU (SCB_BASE_ADDR + 0x144)
EXTMODE EQU (SCB_BASE_ADDR + 0x148)
EXTPOLAR EQU (SCB_BASE_ADDR + 0x14C)
;/********************************************************************************************************
; Reset, reset source identification
;********************************************************************************************************/
RSIR EQU (SCB_BASE_ADDR + 0x180)
;/********************************************************************************************************
; RSID, code security protection
;********************************************************************************************************/
CSPR EQU (SCB_BASE_ADDR + 0x184)
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