ad0820.map.rpt

2008年北京市大学生电子设计竞赛程序源代码[测频率

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Encoding Type:  One-Hot
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; current_state.st13 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st14 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st15 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st16 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st17 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st18 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st19 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st20 ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st21 ; 0                  ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st22 ; 0                  ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st23 ; 0                  ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st24 ; 0                  ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
; current_state.st25 ; 1                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                  ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 0                 ; 1                 ;
+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+--------------------+-------------------+-------------------+-------------------+-------------------+-------------------+-------------------+-------------------+-------------------+-------------------+-------------------+


+----------------------------------------------------------------------------------------------------------+
; User-Specified and Inferred Latches                                                                      ;
+----------------------------------------------------+----------------------------+------------------------+
; Latch Name                                         ; Latch Enable Signal        ; Free of Timing Hazards ;
+----------------------------------------------------+----------------------------+------------------------+
; adc:inst|data_out[4]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[5]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[6]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[7]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[3]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[0]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[1]                               ; adc:inst|current_state.st4 ; yes                    ;
; adc:inst|data_out[2]                               ; adc:inst|current_state.st4 ; yes                    ;
; Number of user-specified and inferred latches = 8  ;                            ;                        ;
+----------------------------------------------------+----------------------------+------------------------+
Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.


+---------------------------------------------------------------------------------+
; Registers Removed During Synthesis                                              ;
+----------------------------------------+----------------------------------------+
; Register name                          ; Reason for Removal                     ;
+----------------------------------------+----------------------------------------+
; sinA:inst7|da1_8[5..7]                 ; Stuck at GND due to stuck port data_in ;
; sinA:inst7|da1_4[6..7]                 ; Stuck at GND due to stuck port data_in ;
; sinA:inst7|da1_2[7]                    ; Stuck at GND due to stuck port data_in ;
; Vtab:inst1|t2[6..15]                   ; Stuck at GND due to stuck port data_in ;
; Vtab:inst1|t1[11..15]                  ; Stuck at GND due to stuck port data_in ;
; sinA:inst7|da1_2[2]                    ; Merged with sinA:inst7|da1_8[0]        ;
; sinA:inst7|da1_4[1]                    ; Merged with sinA:inst7|da1_8[0]        ;
; sinA:inst7|da1_2[3]                    ; Merged with sinA:inst7|da1_8[1]        ;
; sinA:inst7|da1_4[2]                    ; Merged with sinA:inst7|da1_8[1]        ;
; sinA:inst7|da1_2[4]                    ; Merged with sinA:inst7|da1_8[2]        ;
; sinA:inst7|da1_4[3]                    ; Merged with sinA:inst7|da1_8[2]        ;
; sinA:inst7|da1_2[5]                    ; Merged with sinA:inst7|da1_8[3]        ;
; sinA:inst7|da1_4[4]                    ; Merged with sinA:inst7|da1_8[3]        ;
; sinA:inst7|da1_2[6]                    ; Merged with sinA:inst7|da1_8[4]        ;
; sinA:inst7|da1_4[5]                    ; Merged with sinA:inst7|da1_8[4]        ;
; sinA:inst7|da1_2[1]                    ; Merged with sinA:inst7|da1_4[0]        ;
; clk_half:inst4|clk_d                   ; Merged with sinA:inst7|counter[0]      ;
; sinA:inst7|state_key.k0                ; Lost fanout                            ;
; Total Number of Removed Registers = 34 ;                                        ;
+----------------------------------------+----------------------------------------+


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 233   ;
; Number of registers using Synchronous Clear  ; 8     ;
; Number of registers using Synchronous Load   ; 13    ;
; Number of registers using Asynchronous Clear ; 0     ;
; Number of registers using Asynchronous Load  ; 0     ;
; Number of registers using Clock Enable       ; 18    ;
; Number of registers using Preset             ; 0     ;
+----------------------------------------------+-------+


+----------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed)                                                                               ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output     ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------+
; 3:1                ; 5 bits    ; 10 LEs        ; 10 LEs               ; 0 LEs                  ; Yes        ; |ad0820|frequence:inst9|r_5[0] ;
; 4:1                ; 5 bits    ; 10 LEs        ; 10 LEs               ; 0 LEs                  ; Yes        ; |ad0820|frequence:inst9|r_3[4] ;
; 4:1                ; 5 bits    ; 10 LEs        ; 10 LEs               ; 0 LEs                  ; Yes        ; |ad0820|frequence:inst9|r_4[3] ;