uarttest.sim.rpt

FPGA模拟UART

; |UartTest|74164:inst69|6                                   ; |UartTest|74164:inst69|6                                   ; dataout          ;
; |UartTest|74164:inst69|7                                   ; |UartTest|74164:inst69|7                                   ; dataout          ;
; |UartTest|COUNT4:inst22|SYNTHESIZED_WIRE_2_synthesized_var ; |UartTest|COUNT4:inst22|SYNTHESIZED_WIRE_2_synthesized_var ; dataout          ;
; |UartTest|74164:inst69|8                                   ; |UartTest|74164:inst69|8                                   ; dataout          ;
; |UartTest|inst32~23                                        ; |UartTest|inst32~23                                        ; dataout          ;
; |UartTest|74164:inst69|9                                   ; |UartTest|74164:inst69|9                                   ; dataout          ;
; |UartTest|74164:inst69|10                                  ; |UartTest|74164:inst69|10                                  ; dataout          ;
; |UartTest|COUNT4:inst3|SYNTHESIZED_WIRE_3_synthesized_var  ; |UartTest|COUNT4:inst3|SYNTHESIZED_WIRE_3_synthesized_var  ; dataout          ;
; |UartTest|inst66~5                                         ; |UartTest|inst66~5                                         ; dataout          ;
; |UartTest|inst66~6                                         ; |UartTest|inst66~6                                         ; dataout          ;
; |UartTest|74164:inst70|3                                   ; |UartTest|74164:inst70|3                                   ; dataout          ;
; |UartTest|inst19                                           ; |UartTest|inst19                                           ; dataout          ;
; |UartTest|COUNT4:inst3|SYNTHESIZED_WIRE_2_synthesized_var  ; |UartTest|COUNT4:inst3|SYNTHESIZED_WIRE_2_synthesized_var  ; dataout          ;
; |UartTest|74165:inst7|98                                   ; |UartTest|74165:inst7|98                                   ; dataout          ;
; |UartTest|74377:inst54|32                                  ; |UartTest|74377:inst54|32                                  ; dataout          ;
; |UartTest|74165:inst9|38                                   ; |UartTest|74165:inst9|38                                   ; dataout          ;
; |UartTest|74165:inst9|37                                   ; |UartTest|74165:inst9|37                                   ; dataout          ;
; |UartTest|74165:inst9|65                                   ; |UartTest|74165:inst9|65                                   ; dataout          ;
; |UartTest|74165:inst9|70                                   ; |UartTest|74165:inst9|70                                   ; dataout          ;
; |UartTest|74165:inst9|79                                   ; |UartTest|74165:inst9|79                                   ; dataout          ;
; |UartTest|74165:inst9|84                                   ; |UartTest|74165:inst9|84                                   ; dataout          ;
; |UartTest|74165:inst9|93                                   ; |UartTest|74165:inst9|93                                   ; dataout          ;
; |UartTest|74165:inst9|98                                   ; |UartTest|74165:inst9|98                                   ; dataout          ;
; |UartTest|inst32~25sexp                                    ; |UartTest|inst32~25sexp                                    ; dataout          ;
; |UartTest|BaudRateMul4                                     ; |UartTest|BaudRateMul4~corein                              ; dataout          ;
; |UartTest|nSendBegin                                       ; |UartTest|nSendBegin~corein                                ; dataout          ;
; |UartTest|nRecBegin                                        ; |UartTest|nRecBegin~corein                                 ; dataout          ;
; |UartTest|RXD                                              ; |UartTest|RXD~corein                                       ; dataout          ;
; |UartTest|TI                                               ; |UartTest|TI                                               ; padio            ;
; |UartTest|RI                                               ; |UartTest|RI                                               ; padio            ;
; |UartTest|RxdD7p                                           ; |UartTest|RxdD7p                                           ; padio            ;
; |UartTest|TXD                                              ; |UartTest|TXD                                              ; padio            ;
+------------------------------------------------------------+------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+---------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                  ;
+---------------------------+----------------------------+------------------+
; Node Name                 ; Output Port Name           ; Output Port Type ;
+---------------------------+----------------------------+------------------+
; |UartTest|inst23          ; |UartTest|inst23           ; dataout          ;
; |UartTest|74377:inst54|35 ; |UartTest|74377:inst54|35  ; dataout          ;
; |UartTest|74377:inst54|34 ; |UartTest|74377:inst54|34  ; dataout          ;
; |UartTest|74377:inst54|31 ; |UartTest|74377:inst54|31  ; dataout          ;
; |UartTest|74377:inst54|28 ; |UartTest|74377:inst54|28  ; dataout          ;
; |UartTest|SendData3       ; |UartTest|SendData3~corein ; dataout          ;
; |UartTest|SendData4       ; |UartTest|SendData4~corein ; dataout          ;
; |UartTest|SendData5       ; |UartTest|SendData5~corein ; dataout          ;
; |UartTest|SendData0       ; |UartTest|SendData0~corein ; dataout          ;
; |UartTest|SendData6       ; |UartTest|SendData6~corein ; dataout          ;
; |UartTest|SendData2       ; |UartTest|SendData2~corein ; dataout          ;
; |UartTest|SendData1       ; |UartTest|SendData1~corein ; dataout          ;
; |UartTest|SendData7       ; |UartTest|SendData7~corein ; dataout          ;
; |UartTest|RxdD5p          ; |UartTest|RxdD5p           ; padio            ;
; |UartTest|RxdD4p          ; |UartTest|RxdD4p           ; padio            ;
; |UartTest|RxdD2p          ; |UartTest|RxdD2p           ; padio            ;
; |UartTest|RxdD0p          ; |UartTest|RxdD0p           ; padio            ;
+---------------------------+----------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+---------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                  ;
+---------------------------+----------------------------+------------------+
; Node Name                 ; Output Port Name           ; Output Port Type ;
+---------------------------+----------------------------+------------------+
; |UartTest|inst23          ; |UartTest|inst23           ; dataout          ;
; |UartTest|74377:inst54|35 ; |UartTest|74377:inst54|35  ; dataout          ;
; |UartTest|74377:inst54|34 ; |UartTest|74377:inst54|34  ; dataout          ;
; |UartTest|74377:inst54|33 ; |UartTest|74377:inst54|33  ; dataout          ;
; |UartTest|74377:inst54|30 ; |UartTest|74377:inst54|30  ; dataout          ;
; |UartTest|74377:inst54|31 ; |UartTest|74377:inst54|31  ; dataout          ;
; |UartTest|74377:inst54|29 ; |UartTest|74377:inst54|29  ; dataout          ;
; |UartTest|74377:inst54|28 ; |UartTest|74377:inst54|28  ; dataout          ;
; |UartTest|SendData3       ; |UartTest|SendData3~corein ; dataout          ;
; |UartTest|SendData4       ; |UartTest|SendData4~corein ; dataout          ;
; |UartTest|SendData5       ; |UartTest|SendData5~corein ; dataout          ;
; |UartTest|SendData0       ; |UartTest|SendData0~corein ; dataout          ;
; |UartTest|SendData6       ; |UartTest|SendData6~corein ; dataout          ;
; |UartTest|SendData2       ; |UartTest|SendData2~corein ; dataout          ;
; |UartTest|SendData1       ; |UartTest|SendData1~corein ; dataout          ;
; |UartTest|nRESET          ; |UartTest|nRESET~corein    ; dataout          ;
; |UartTest|SendData7       ; |UartTest|SendData7~corein ; dataout          ;
; |UartTest|RxdD6p          ; |UartTest|RxdD6p           ; padio            ;
; |UartTest|RxdD5p          ; |UartTest|RxdD5p           ; padio            ;
; |UartTest|RxdD4p          ; |UartTest|RxdD4p           ; padio            ;
; |UartTest|RxdD3p          ; |UartTest|RxdD3p           ; padio            ;
; |UartTest|RxdD2p          ; |UartTest|RxdD2p           ; padio            ;
; |UartTest|RxdD1p          ; |UartTest|RxdD1p           ; padio            ;
; |UartTest|RxdD0p          ; |UartTest|RxdD0p           ; padio            ;
+---------------------------+----------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
    Info: Processing started: Mon Dec 08 12:28:42 2008
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off UartTest -c UartTest
Info: Using vector source file "D:/TMP/UartTest/UartTest.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      63.64 %
Info: Number of transitions in simulation is 3278
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Allocated 100 megabytes of memory during processing
    Info: Processing ended: Mon Dec 08 12:28:43 2008
    Info: Elapsed time: 00:00:01