counter.v

来自「用fpga+usb显现的4通道800K的数据采集方案。」· Verilog 代码 · 共 18 行

module counter(clk,rst,out);
input clk, rst;
output[15:0] out;
reg[15:0] out;

always@(posedge clk or negedge rst)
begin
   if(!rst)
      begin
        out<=16'b0;
      end
   else
     begin
       out<=out+16'b1;
     end
end

endmodule