ctl_1.vhd

来自「可编程光纤延迟线系统开发,KEIL C51开发」· VHDL 代码 · 共 9 行

Library ieee;
Use ieee.std_logic_1164.all;
Entity ctl_1 is
Port(
	wr			:in std_logic;							--	作时钟使用
	A			:in std_logic_vector(15 downto 0);		-- 16位地址线
	D			:in std_logic_vector(7 downto 0);		-- 8位数据线
	Q			:out std_logic_vector(19 downto 0);		-- 20位中间控制信号
	clk			:out std_logic;							-- 提供给第二块CPLD的时钟,低电平有