sp3s_top.v

uart的代码

////////////////////////////////////////////////////////////////////////////////
//       ____  _      __  ___                                                 //
//      / __ \(_)____/ / / (_)____      本设计由 www.richic.com 提供，并在其低//
//     / /_/ / / ___/ /_/ / / ___/      端产品：FPGA学习板、FPGA试验系统以及其//
//    / _, _/ / /__/ __  / / /__        高端产品：FPGA开发系统中验证通过，您可//
//   /_/ |_/_/\___/_/ /_/_/\___/        以在此基础上修改，复制并分发。但我们并//
//                                      不承诺本设计可以用做商业产品，同时我们//
//  不保证设计的通用性。为了方便更新以及修改请保留设计的版本信息，请对自行修改//
//  部分添加足够注释。对设计如有其他建议请到 www.richic.com网站进行讨论       //
//                                                                            //
////////////////////////////////////////////////////////////////////////////////
//  Company:    www.richic.com                                                //
//  Engineer:   mail007 (Gavin.xue)                                           //
//                                                                            //
//  Design Name:                                                              //
//  Module Name:  sp3s_top                                                    //
//  Target Device:                                                            //
//  Tool versions: Simulation:                                                //
//                 Synthesis:     XST(ise6.3...sp2)                           //
//                 Place&Routing: ISE6.3...sp2                                //
//                 Others tools:                                              //
//  Create Date:   2006-03-22 12:59                                           //
//  Description:                                                              //
//                                                                            //
//  LOG:                                                                      //
//        2006-03-31 12:59  Initial version                                   //
////////////////////////////////////////////////////////////////////////////////

`timescale 1ns/1ns

module sp3s_top(
    clk,
    rst_n,
    
    hc_si,        //通过HC164驱动的数码管_(位号L1)、LED（D2,D3,D4,D5）接口
    hc_cp,
    
    lan_reset_n,  //Ethernet控制信号
    lan_oe_n,
    lan_pwe_n,
    lan_cs_n,
    lan_int,
    lan_rdy,
    
    lcd_data,     //LCD接口信号
    lcd_cd,
    lcd_ce_n,
    lcd_rd_n,
    lcd_wr_n,
    
    vga_hs,       //VGA接口信号
    vga_vs,        
    vga_b2,
    vga_b1,
    vga_b0,
    vga_g2,
    vga_g1,
    vga_g0,
    vga_r2,
    vga_r1,
    vga_r0,
    
    sp,           //蜂鸣器接口
  
    ps2m_data,    //PS2 接口
    ps2m_clk,
    ps2k_data,
    ps2k_clk,
  
    rs232_r2,     // RS232接口
    rs232_r1,
    rs232_t2,
    rs232_t1,  
  
    addr,         //总线接口
    data,
    
    flash_cs0_n,    //Flash接口
    flash_cs1_n,
    flash_we_n,
    flash_oe_n,
    flash_rp,
    
    sdram_cs0_n,    //Sdram接口
    sdram_cs1_n,
    sdram_cke,
    sdram_clk,
    sdram_dqm0,
    sdram_dqm1,
    sdram_we_n,
    sdram_cas,
    sdram_ras,
    
    sram_cs_n,
    sram_bhe,       //sram接口，sram其他信号为共用信号
    
    sdc_cd,         //SD卡接口
    sdc_wp,
    sdc_clk,
    sdc_cmd,
    sdc_dat0,
    sdc_dat1,
    sdc_dat2,
    sdc_dat3,
    
    sclk,           //IIC接口
    sda,
    
    ir_data,        //红外数据接口   
    sw3,
    sw4,
    sw5,
    sw6,
    
    ext_signal0,
    ext_signal1,
    ext_signal2
    //共132个输出，其中有一些共用信号在使用时请注意
    );

input           clk;
input           rst_n;
                
output          hc_si;
output          hc_cp;
                
output          lan_reset_n;
output          lan_oe_n;
output          lan_pwe_n;
output          lan_cs_n;
input           lan_int;
input           lan_rdy;

output  [7 :0]  lcd_data;
output          lcd_cd;
output          lcd_ce_n;
output          lcd_rd_n;
output          lcd_wr_n;

output          vga_hs;
output          vga_vs;
output          vga_b2;
output          vga_b1;
output          vga_b0;
output          vga_g2;
output          vga_g1;
output          vga_g0;
output          vga_r2;
output          vga_r1;
output          vga_r0;

output          sp; 

input           ps2m_data;
input           ps2m_clk;
input           ps2k_data;
input           ps2k_clk;

input           rs232_r2;
input           rs232_r1;
output          rs232_t2;
output          rs232_t1;

output  [27:0]  addr;
inout   [31:0]  data;  

output          flash_cs0_n;
output          flash_cs1_n;
output          flash_we_n;
output          flash_oe_n;
output          flash_rp;

output          sdram_cs0_n;
output          sdram_cs1_n;
output          sdram_cke;
output          sdram_clk;
output          sdram_dqm0;
output          sdram_dqm1;
output          sdram_we_n;
output          sdram_cas;
output          sdram_ras;

output          sram_cs_n;
output          sram_bhe;

output          sdc_cd;
output          sdc_wp;
output          sdc_clk;
output          sdc_cmd;
output          sdc_dat0;
output          sdc_dat1;
output          sdc_dat2;
output          sdc_dat3;

output          sclk;
inout           sda;

input           ir_data;
input           sw3;
input           sw4;
input           sw5;
input           sw6;

output          ext_signal0;
output          ext_signal1;
output          ext_signal2;

  // ---------------------------------------------------------------------------
  // Disable SDRAM Chip Select
  // Disable FLASH Chip Select
  // Disable Ethernet Chip Select
  // ---------------------------------------------------------------------------
  assign    sdram_cs0_n = 1'b1;
  assign    sdram_cs1_n = 1'b1;
  assign    flash_cs0_n = 1'b1;
  assign    flash_cs1_n = 1'b1;
  assign    lan_cs_n    = 1'b1;


  // ---------------------------------------------------------------------------
  // 本程序用来通过RS232串口显示“瑞芯科技产品信息”
  // ---------------------------------------------------------------------------

  wire  [7:0] rx1_data;
  wire  [7:0] rx2_data;  
  top_uart top_uart_inst(
      .clk    ( clk ),
      .rst_n  ( rst_n ),
      .rs232_r1 ( rs232_r1 ),
      .rs232_r2 ( rs232_r2 ),
      .rs232_t1 ( rs232_t1 ),
      .rs232_t2 ( rs232_t2 ),
      .rx1_data ( rx1_data ),
      .rx2_data ( rx2_data )
      );
  

endmodule
  
////////////FILE END//////////////