armexio.map.rpt
来自「usoc在北京博创兴业有限公司的实验平台s3c2410上运行。 2. 各实验的全」· RPT 代码 · 共 416 行 · 第 1/2 页
RPT
416 行
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lpm_latch:iop3_16_
lpm_latch:iop3_17_
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lpm_latch:iop3_19_
lpm_latch:iop3_20_
lpm_latch:iop3_21_
lpm_latch:iop3_22_
lpm_latch:iop3_23_
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lpm_latch:iop3_25_
L2_8:led_cnt2_3_0_and2_L_6_
L2_8:led_cnt2_3_0_and2_L_7_
L3_78:un6_cnt3_L_17_
21MUX:G_3
L3_78:un6_cnt3_L_19_
21MUX:G_3
L2_6:un6_cnt3_L_20_
21MUX:G_2
L3_78:un6_cnt3_L_21_
21MUX:G_3
L2_6:un6_cnt3_L_22_
21MUX:G_2
L2_6:un6_cnt3_L_24_
21MUX:G_2
L3_78:un6_cnt3_L_25_
21MUX:G_3
L3_78:un6_cnt3_L_27_
21MUX:G_3
L2_6:un6_cnt3_L_28_
21MUX:G_2
L3_78:un6_cnt3_L_29_
21MUX:G_3
L2_6:un6_cnt3_L_30_
21MUX:G_2
L3_3C:un6_cnt3_L_31_
21MUX:G_2
-----------------------------------------------------------------------------------------------------------------------------------------------------------------
; Analysis & Synthesis Resource Utilization by Entity ;
-----------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ;
-----------------------------------------------------------------------------------------------------------------------------------------------------------------
; |armExIO ; 270 (172) ; 33 ; 0 ; 144 ; 237 (139) ; 12 (12) ; 21 (21) ; |armExIO ;
; |lpm_latch:cnt4_0_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_0_ ;
; |lpm_latch:cnt4_1_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_1_ ;
; |lpm_latch:cnt4_2_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_2_ ;
; |lpm_latch:cnt4_3_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_3_ ;
; |lpm_latch:cnt4_4_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_4_ ;
; |lpm_latch:cnt4_5_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_5_ ;
; |lpm_latch:cnt4_6_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_6_ ;
; |lpm_latch:cnt4_7_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:cnt4_7_ ;
; |lpm_latch:iop1_0_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_0_ ;
; |lpm_latch:iop1_10_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_10_ ;
; |lpm_latch:iop1_11_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_11_ ;
; |lpm_latch:iop1_12_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_12_ ;
; |lpm_latch:iop1_13_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_13_ ;
; |lpm_latch:iop1_14_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_14_ ;
; |lpm_latch:iop1_15_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_15_ ;
; |lpm_latch:iop1_16_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_16_ ;
; |lpm_latch:iop1_17_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_17_ ;
; |lpm_latch:iop1_18_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_18_ ;
; |lpm_latch:iop1_19_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_19_ ;
; |lpm_latch:iop1_1_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_1_ ;
; |lpm_latch:iop1_20_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_20_ ;
; |lpm_latch:iop1_21_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_21_ ;
; |lpm_latch:iop1_22_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_22_ ;
; |lpm_latch:iop1_23_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_23_ ;
; |lpm_latch:iop1_24_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_24_ ;
; |lpm_latch:iop1_25_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_25_ ;
; |lpm_latch:iop1_26_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_26_ ;
; |lpm_latch:iop1_27_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_27_ ;
; |lpm_latch:iop1_28_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_28_ ;
; |lpm_latch:iop1_29_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_29_ ;
; |lpm_latch:iop1_2_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_2_ ;
; |lpm_latch:iop1_30_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_30_ ;
; |lpm_latch:iop1_31_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_31_ ;
; |lpm_latch:iop1_3_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_3_ ;
; |lpm_latch:iop1_4_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_4_ ;
; |lpm_latch:iop1_5_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_5_ ;
; |lpm_latch:iop1_6_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_6_ ;
; |lpm_latch:iop1_7_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_7_ ;
; |lpm_latch:iop1_8_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_8_ ;
; |lpm_latch:iop1_9_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop1_9_ ;
; |lpm_latch:iop2_0_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_0_ ;
; |lpm_latch:iop2_10_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_10_ ;
; |lpm_latch:iop2_11_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_11_ ;
; |lpm_latch:iop2_12_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_12_ ;
; |lpm_latch:iop2_13_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_13_ ;
; |lpm_latch:iop2_14_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_14_ ;
; |lpm_latch:iop2_15_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_15_ ;
; |lpm_latch:iop2_16_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_16_ ;
; |lpm_latch:iop2_17_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_17_ ;
; |lpm_latch:iop2_18_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_18_ ;
; |lpm_latch:iop2_19_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_19_ ;
; |lpm_latch:iop2_1_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_1_ ;
; |lpm_latch:iop2_20_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_20_ ;
; |lpm_latch:iop2_21_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_21_ ;
; |lpm_latch:iop2_22_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_22_ ;
; |lpm_latch:iop2_23_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_23_ ;
; |lpm_latch:iop2_24_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_24_ ;
; |lpm_latch:iop2_25_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_25_ ;
; |lpm_latch:iop2_26_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_26_ ;
; |lpm_latch:iop2_27_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_27_ ;
; |lpm_latch:iop2_28_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_28_ ;
; |lpm_latch:iop2_29_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_29_ ;
; |lpm_latch:iop2_2_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_2_ ;
; |lpm_latch:iop2_30_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_30_ ;
; |lpm_latch:iop2_31_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_31_ ;
; |lpm_latch:iop2_3_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_3_ ;
; |lpm_latch:iop2_4_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_4_ ;
; |lpm_latch:iop2_5_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_5_ ;
; |lpm_latch:iop2_6_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_6_ ;
; |lpm_latch:iop2_7_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_7_ ;
; |lpm_latch:iop2_8_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_8_ ;
; |lpm_latch:iop2_9_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop2_9_ ;
; |lpm_latch:iop3_0_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_0_ ;
; |lpm_latch:iop3_10_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_10_ ;
; |lpm_latch:iop3_11_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_11_ ;
; |lpm_latch:iop3_12_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_12_ ;
; |lpm_latch:iop3_13_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_13_ ;
; |lpm_latch:iop3_14_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_14_ ;
; |lpm_latch:iop3_15_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_15_ ;
; |lpm_latch:iop3_16_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_16_ ;
; |lpm_latch:iop3_17_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_17_ ;
; |lpm_latch:iop3_18_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_18_ ;
; |lpm_latch:iop3_19_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_19_ ;
; |lpm_latch:iop3_1_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_1_ ;
; |lpm_latch:iop3_20_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_20_ ;
; |lpm_latch:iop3_21_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_21_ ;
; |lpm_latch:iop3_22_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_22_ ;
; |lpm_latch:iop3_23_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_23_ ;
; |lpm_latch:iop3_24_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_24_ ;
; |lpm_latch:iop3_25_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_25_ ;
; |lpm_latch:iop3_2_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_2_ ;
; |lpm_latch:iop3_3_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_3_ ;
; |lpm_latch:iop3_4_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_4_ ;
; |lpm_latch:iop3_5_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_5_ ;
; |lpm_latch:iop3_6_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_6_ ;
; |lpm_latch:iop3_7_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_7_ ;
; |lpm_latch:iop3_8_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_8_ ;
; |lpm_latch:iop3_9_| ; 1 (1) ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |armExIO|lpm_latch:iop3_9_ ;
-----------------------------------------------------------------------------------------------------------------------------------------------------------------
-----------------------------------
; Analysis & Synthesis Equations ;
-----------------------------------
The equations can be found in E:\Exp23_1\FPGA\rev_1\armExIO.map.eqn.
----------------------------------
; Analysis & Synthesis Messages ;
----------------------------------
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 3.0 Build 199 06/26/2003 SJ Full Version
Info: Processing started: Mon Nov 24 10:24:53 2003
Info: Command: quartus_map --import_settings_files=on --export_settings_files=off armExIO -c armExIO
Info: Found 6 design units and 6 entities in source file E:\Exp23_1\FPGA\rev_1\armExIO.edf
Info: Found entity 1: L2_2
Info: Found entity 2: L2_6
Info: Found entity 3: L2_8
Info: Found entity 4: L3_3C
Info: Found entity 5: L3_78
Info: Found entity 6: armExIO
Info: Found 1 design units and 1 entities in source file c:\quartus\libraries\megafunctions\LPM_LATCH.tdf
Info: Found entity 1: lpm_latch
Info: Found 1 design units and 1 entities in source file c:\quartus\libraries\others\maxplus2\21MUX.bdf
Info: Found entity 1: 21MUX
Info: Inferred 0 megafunctions from design logic
Warning: Output pins are stuck at VCC or GND
Warning: Pin IOP1[32] stuck at GND
Warning: Pin IOP1[33] stuck at GND
Warning: Pin IOP1[34] stuck at GND
Warning: Pin IOP1[35] stuck at GND
Warning: Pin IOP1[36] stuck at GND
Warning: Pin IOP2[32] stuck at GND
Warning: Pin IOP2[33] stuck at GND
Warning: Pin IOP2[34] stuck at GND
Warning: Pin IOP2[35] stuck at GND
Warning: Pin IOP2[36] stuck at GND
Info: Converted 5 single input CARRY primitives to CARRY_SUM primitives
Warning: Design contains 11 input pin(s) that do not drive logic
Warning: No output dependent on input pin reset
Warning: No output dependent on input pin switch[0]
Warning: No output dependent on input pin switch[1]
Warning: No output dependent on input pin switch[2]
Warning: No output dependent on input pin switch[3]
Warning: No output dependent on input pin unused[0]
Warning: No output dependent on input pin unused[1]
Warning: No output dependent on input pin unused[2]
Warning: No output dependent on input pin unused[3]
Warning: No output dependent on input pin unused[4]
Warning: No output dependent on input pin unused[5]
Info: Implemented 414 device resources after synthesis - the final resource count might be different
Info: Implemented 25 input pins
Info: Implemented 103 output pins
Info: Implemented 16 bidirectional pins
Info: Implemented 270 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 23 warnings
Info: Processing ended: Mon Nov 24 10:24:58 2003
Info: Elapsed time: 00:00:04
Info: Writing report file armExIO.map.rpt
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