seg7led.tan.rpt
来自「一个verilog写的控制LED的FPGA的代码。」· RPT 代码 · 共 313 行 · 第 1/5 页
RPT
313 行
; N/A ; 170.71 MHz ( period = 5.858 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[28] ; clk ; clk ; None ; None ; 5.597 ns ;
; N/A ; 170.71 MHz ( period = 5.858 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[29] ; clk ; clk ; None ; None ; 5.597 ns ;
; N/A ; 170.71 MHz ( period = 5.858 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[30] ; clk ; clk ; None ; None ; 5.597 ns ;
; N/A ; 170.71 MHz ( period = 5.858 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[31] ; clk ; clk ; None ; None ; 5.597 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[26] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[27] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[28] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[29] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[30] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 170.94 MHz ( period = 5.850 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[31] ; clk ; clk ; None ; None ; 5.589 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[21] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[22] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[20] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[23] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[24] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[25] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[19] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[18] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[17] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.09 MHz ( period = 5.845 ns ) ; int_div:inst6|clk_div[30] ; int_div:inst6|clk_div[16] ; clk ; clk ; None ; None ; 5.584 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[26] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[27] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[28] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[29] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[30] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.26 MHz ( period = 5.839 ns ) ; int_div:inst6|clk_div[8] ; int_div:inst6|clk_div[31] ; clk ; clk ; None ; None ; 5.578 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[26] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[27] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[28] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[29] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[30] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.29 MHz ( period = 5.838 ns ) ; int_div:inst6|clk_div[26] ; int_div:inst6|clk_div[31] ; clk ; clk ; None ; None ; 5.577 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[21] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[22] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[20] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[23] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[24] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[25] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[19] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[18] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[17] ; clk ; clk ; None ; None ; 5.576 ns ;
; N/A ; 171.32 MHz ( period = 5.837 ns ) ; int_div:inst6|clk_div[25] ; int_div:inst6|clk_div[16] ; clk ; clk ; None ; None ; 5.576 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+-------+----------------------------------------------------------------------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+-------+----------------------------------------------------------------------------------------+----------+
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[6] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[1] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[5] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[4] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[3] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[2] ; clk ;
; N/A ; None ; 8.643 ns ; reset ; segmain:inst1|count[0] ; clk ;
; N/A ; None ; 8.633 ns ; reset ; segmain:inst1|count[13] ; clk ;
; N/A ; None ; 8.633 ns ; reset ; segmain:inst1|count[12] ; clk ;
; N/A ; None ; 8.633 ns ; reset ; segmain:inst1|count[11] ⌨️ 快捷键说明
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