📄 de_pl_mpsk.fit.rpt
字号:
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Use smart compilation ; Off ; Off ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/work1/work2/de_PL_MPSK.pin.
+----------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+----------------------------------------------+-----------------------+
; Resource ; Usage ;
+----------------------------------------------+-----------------------+
; ALUTs Used ; 11 / 12,480 ( < 1 % ) ;
; Dedicated logic registers ; 12 / 12,480 ( < 1 % ) ;
; ; ;
; ALUTs Unavailable ; 1 ;
; -- Due to unpartnered 7 input function ; 1 ;
; -- Due to unpartnered 6 input function ; 0 ;
; ; ;
; Combinational ALUT usage by number of inputs ; ;
; -- 7 input functions ; 1 ;
; -- 6 input functions ; 1 ;
; -- 5 input functions ; 3 ;
; -- 4 input functions ; 2 ;
; -- <=3 input functions ; 4 ;
; ; ;
; Combinational ALUTs by mode ; ;
; -- normal mode ; 10 ;
; -- extended LUT mode ; 1 ;
; -- arithmetic mode ; 0 ;
; -- shared arithmetic mode ; 0 ;
; ; ;
; Logic utilization ; 15 / 12,480 ( < 1 % ) ;
; -- ALUT/register pairs used ; 14 ;
; -- Combinational with no register ; 2 ;
; -- Register only ; 3 ;
; -- Combinational with a register ; 9 ;
; -- ALUT/register pairs unavailable ; 1 ;
; ; ;
; Total registers* ; 12 / 14,410 ( < 1 % ) ;
; -- Dedicated logic registers ; 12 / 12,480 ( < 1 % ) ;
; -- I/O registers ; 0 / 1,930 ( 0 % ) ;
; ; ;
; ALMs: partially or completely used ; 8 / 6,240 ( < 1 % ) ;
; ; ;
; Total LABs: partially or completely used ; 1 / 780 ( < 1 % ) ;
; ; ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 4 / 343 ( 1 % ) ;
; -- Clock pins ; 1 / 16 ( 6 % ) ;
; Global signals ; 1 ;
; M512s ; 0 / 104 ( 0 % ) ;
; M4Ks ; 0 / 78 ( 0 % ) ;
; Total block memory bits ; 0 / 419,328 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 419,328 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 96 ( 0 % ) ;
; PLLs ; 0 / 6 ( 0 % ) ;
; Global clocks ; 1 / 16 ( 6 % ) ;
; Regional clocks ; 0 / 32 ( 0 % ) ;
; SERDES transmitters ; 0 / 38 ( 0 % ) ;
; SERDES receivers ; 0 / 42 ( 0 % ) ;
; Average interconnect usage ; 0% ;
; Peak interconnect usage ; 0% ;
; Maximum fan-out node ; clk~clkctrl ;
; Maximum fan-out ; 12 ;
; Highest non-global fan-out signal ; q[0] ;
; Highest non-global fan-out ; 8 ;
; Total fan-out ; 80 ;
; Average fan-out ; 2.67 ;
+----------------------------------------------+-----------------------+
* Register count does not include registers inside block RAM or DSP blocks.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; N20 ; 1 ; 0 ; 10 ; 1 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; start ; P17 ; 1 ; 0 ; 7 ; 1 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; x ; T2 ; 6 ; 40 ; 7 ; 3 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
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