1.hier_info

一个不错的ROM例子

|ram_32
a[0] => ram_initial.waddr[0].DATAIN
a[0] => ram_initial.WADDR
a[0] => ram_initial.RADDR
a[1] => ram_initial.waddr[1].DATAIN
a[1] => ram_initial.WADDR1
a[1] => ram_initial.RADDR1
a[2] => ram_initial.waddr[2].DATAIN
a[2] => ram_initial.WADDR2
a[2] => ram_initial.RADDR2
a[3] => ~NO_FANOUT~
a[4] => ~NO_FANOUT~
a[5] => ~NO_FANOUT~
a[6] => ~NO_FANOUT~
a[7] => ~NO_FANOUT~
din[0] => ram_initial.datain[0].DATAIN
din[0] => ram_initial.DATAIN
din[1] => ram_initial.datain[1].DATAIN
din[1] => ram_initial.DATAIN1
din[2] => ram_initial.datain[2].DATAIN
din[2] => ram_initial.DATAIN2
din[3] => ram_initial.datain[3].DATAIN
din[3] => ram_initial.DATAIN3
din[4] => ram_initial.datain[4].DATAIN
din[4] => ram_initial.DATAIN4
din[5] => ram_initial.datain[5].DATAIN
din[5] => ram_initial.DATAIN5
din[6] => ram_initial.datain[6].DATAIN
din[6] => ram_initial.DATAIN6
din[7] => ram_initial.datain[7].DATAIN
din[7] => ram_initial.DATAIN7
din[8] => ram_initial.datain[8].DATAIN
din[8] => ram_initial.DATAIN8
din[9] => ram_initial.datain[9].DATAIN
din[9] => ram_initial.DATAIN9
din[10] => ram_initial.datain[10].DATAIN
din[10] => ram_initial.DATAIN10
din[11] => ram_initial.datain[11].DATAIN
din[11] => ram_initial.DATAIN11
din[12] => ram_initial.datain[12].DATAIN
din[12] => ram_initial.DATAIN12
din[13] => ram_initial.datain[13].DATAIN
din[13] => ram_initial.DATAIN13
din[14] => ram_initial.datain[14].DATAIN
din[14] => ram_initial.DATAIN14
din[15] => ram_initial.datain[15].DATAIN
din[15] => ram_initial.DATAIN15
cs => ram_initial.we.DATAIN
cs => process1~0.IN0
cs => ram_initial.WE
rd => process1~0.IN1
wr => ram_initial.datain[14].CLK
wr => ram_initial.datain[13].CLK
wr => ram_initial.datain[12].CLK
wr => ram_initial.datain[11].CLK
wr => ram_initial.datain[10].CLK
wr => ram_initial.datain[9].CLK
wr => ram_initial.datain[8].CLK
wr => ram_initial.datain[7].CLK
wr => ram_initial.datain[6].CLK
wr => ram_initial.datain[5].CLK
wr => ram_initial.datain[4].CLK
wr => ram_initial.datain[3].CLK
wr => ram_initial.datain[2].CLK
wr => ram_initial.datain[1].CLK
wr => ram_initial.datain[0].CLK
wr => ram_initial.waddr[2].CLK
wr => ram_initial.waddr[1].CLK
wr => ram_initial.waddr[0].CLK
wr => ram_initial.we.CLK
wr => ram_initial.datain[15].CLK
wr => ram_initial.CLK0
dout[0] <= comb~1.DB_MAX_OUTPUT_PORT_TYPE
dout[1] <= comb~0.DB_MAX_OUTPUT_PORT_TYPE
dout[2] <= comb~2.DB_MAX_OUTPUT_PORT_TYPE
dout[3] <= comb~3.DB_MAX_OUTPUT_PORT_TYPE
dout[4] <= comb~4.DB_MAX_OUTPUT_PORT_TYPE
dout[5] <= comb~5.DB_MAX_OUTPUT_PORT_TYPE
dout[6] <= comb~6.DB_MAX_OUTPUT_PORT_TYPE
dout[7] <= comb~7.DB_MAX_OUTPUT_PORT_TYPE
dout[8] <= comb~8.DB_MAX_OUTPUT_PORT_TYPE
dout[9] <= comb~9.DB_MAX_OUTPUT_PORT_TYPE
dout[10] <= comb~10.DB_MAX_OUTPUT_PORT_TYPE
dout[11] <= comb~11.DB_MAX_OUTPUT_PORT_TYPE
dout[12] <= comb~12.DB_MAX_OUTPUT_PORT_TYPE
dout[13] <= comb~13.DB_MAX_OUTPUT_PORT_TYPE
dout[14] <= comb~14.DB_MAX_OUTPUT_PORT_TYPE
dout[15] <= comb~15.DB_MAX_OUTPUT_PORT_TYPE