io_map.h

DSP中使用PWM模块对电机进行控制

  /*** SEMI_CSOR_2 - SEMI CS Option Register 2; 0x0000F02A ***/
  union {
    word Word;
  } SEMI_CSOR_2_STR;
  
  #define SEMI_CSOR_2_WWS0_MASK         1U
  #define SEMI_CSOR_2_WWS1_MASK         2U
  #define SEMI_CSOR_2_WWS2_MASK         4U
  #define SEMI_CSOR_2_WWS3_MASK         8U
  #define SEMI_CSOR_2_WWS4_MASK         16U
  #define SEMI_CSOR_2_PS_DS0_MASK       32U
  #define SEMI_CSOR_2_PS_DS1_MASK       64U
  #define SEMI_CSOR_2_R_W0_MASK         128U
  #define SEMI_CSOR_2_R_W1_MASK         256U
  #define SEMI_CSOR_2_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_2_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_2_RWS0_MASK         2048U
  #define SEMI_CSOR_2_RWS1_MASK         4096U
  #define SEMI_CSOR_2_RWS2_MASK         8192U
  #define SEMI_CSOR_2_RWS3_MASK         16384U
  #define SEMI_CSOR_2_RWS4_MASK         32768U
  #define SEMI_CSOR_2_WWS_MASK          31U
  #define SEMI_CSOR_2_WWS_BITNUM        0U
  #define SEMI_CSOR_2_PS_DS_MASK        96U
  #define SEMI_CSOR_2_PS_DS_BITNUM      5U
  #define SEMI_CSOR_2_R_W_MASK          384U
  #define SEMI_CSOR_2_R_W_BITNUM        7U
  #define SEMI_CSOR_2_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_2_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_2_RWS_MASK          63488U
  #define SEMI_CSOR_2_RWS_BITNUM        11U
  #define SEMI_CSOR_2                   *((volatile word *)0x0000F02A)


  /*** SEMI_CSOR_3 - SEMI CS Option Register 3; 0x0000F02B ***/
  union {
    word Word;
  } SEMI_CSOR_3_STR;
  
  #define SEMI_CSOR_3_WWS0_MASK         1U
  #define SEMI_CSOR_3_WWS1_MASK         2U
  #define SEMI_CSOR_3_WWS2_MASK         4U
  #define SEMI_CSOR_3_WWS3_MASK         8U
  #define SEMI_CSOR_3_WWS4_MASK         16U
  #define SEMI_CSOR_3_PS_DS0_MASK       32U
  #define SEMI_CSOR_3_PS_DS1_MASK       64U
  #define SEMI_CSOR_3_R_W0_MASK         128U
  #define SEMI_CSOR_3_R_W1_MASK         256U
  #define SEMI_CSOR_3_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_3_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_3_RWS0_MASK         2048U
  #define SEMI_CSOR_3_RWS1_MASK         4096U
  #define SEMI_CSOR_3_RWS2_MASK         8192U
  #define SEMI_CSOR_3_RWS3_MASK         16384U
  #define SEMI_CSOR_3_RWS4_MASK         32768U
  #define SEMI_CSOR_3_WWS_MASK          31U
  #define SEMI_CSOR_3_WWS_BITNUM        0U
  #define SEMI_CSOR_3_PS_DS_MASK        96U
  #define SEMI_CSOR_3_PS_DS_BITNUM      5U
  #define SEMI_CSOR_3_R_W_MASK          384U
  #define SEMI_CSOR_3_R_W_BITNUM        7U
  #define SEMI_CSOR_3_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_3_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_3_RWS_MASK          63488U
  #define SEMI_CSOR_3_RWS_BITNUM        11U
  #define SEMI_CSOR_3                   *((volatile word *)0x0000F02B)


  /*** SEMI_CSOR_4 - SEMI CS Option Register 4; 0x0000F02C ***/
  union {
    word Word;
  } SEMI_CSOR_4_STR;
  
  #define SEMI_CSOR_4_WWS0_MASK         1U
  #define SEMI_CSOR_4_WWS1_MASK         2U
  #define SEMI_CSOR_4_WWS2_MASK         4U
  #define SEMI_CSOR_4_WWS3_MASK         8U
  #define SEMI_CSOR_4_WWS4_MASK         16U
  #define SEMI_CSOR_4_PS_DS0_MASK       32U
  #define SEMI_CSOR_4_PS_DS1_MASK       64U
  #define SEMI_CSOR_4_R_W0_MASK         128U
  #define SEMI_CSOR_4_R_W1_MASK         256U
  #define SEMI_CSOR_4_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_4_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_4_RWS0_MASK         2048U
  #define SEMI_CSOR_4_RWS1_MASK         4096U
  #define SEMI_CSOR_4_RWS2_MASK         8192U
  #define SEMI_CSOR_4_RWS3_MASK         16384U
  #define SEMI_CSOR_4_RWS4_MASK         32768U
  #define SEMI_CSOR_4_WWS_MASK          31U
  #define SEMI_CSOR_4_WWS_BITNUM        0U
  #define SEMI_CSOR_4_PS_DS_MASK        96U
  #define SEMI_CSOR_4_PS_DS_BITNUM      5U
  #define SEMI_CSOR_4_R_W_MASK          384U
  #define SEMI_CSOR_4_R_W_BITNUM        7U
  #define SEMI_CSOR_4_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_4_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_4_RWS_MASK          63488U
  #define SEMI_CSOR_4_RWS_BITNUM        11U
  #define SEMI_CSOR_4                   *((volatile word *)0x0000F02C)


  /*** SEMI_CSOR_5 - SEMI CS Option Register 5; 0x0000F02D ***/
  union {
    word Word;
  } SEMI_CSOR_5_STR;
  
  #define SEMI_CSOR_5_WWS0_MASK         1U
  #define SEMI_CSOR_5_WWS1_MASK         2U
  #define SEMI_CSOR_5_WWS2_MASK         4U
  #define SEMI_CSOR_5_WWS3_MASK         8U
  #define SEMI_CSOR_5_WWS4_MASK         16U
  #define SEMI_CSOR_5_PS_DS0_MASK       32U
  #define SEMI_CSOR_5_PS_DS1_MASK       64U
  #define SEMI_CSOR_5_R_W0_MASK         128U
  #define SEMI_CSOR_5_R_W1_MASK         256U
  #define SEMI_CSOR_5_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_5_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_5_RWS0_MASK         2048U
  #define SEMI_CSOR_5_RWS1_MASK         4096U
  #define SEMI_CSOR_5_RWS2_MASK         8192U
  #define SEMI_CSOR_5_RWS3_MASK         16384U
  #define SEMI_CSOR_5_RWS4_MASK         32768U
  #define SEMI_CSOR_5_WWS_MASK          31U
  #define SEMI_CSOR_5_WWS_BITNUM        0U
  #define SEMI_CSOR_5_PS_DS_MASK        96U
  #define SEMI_CSOR_5_PS_DS_BITNUM      5U
  #define SEMI_CSOR_5_R_W_MASK          384U
  #define SEMI_CSOR_5_R_W_BITNUM        7U
  #define SEMI_CSOR_5_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_5_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_5_RWS_MASK          63488U
  #define SEMI_CSOR_5_RWS_BITNUM        11U
  #define SEMI_CSOR_5                   *((volatile word *)0x0000F02D)


  /*** SEMI_CSOR_6 - SEMI CS Option Register 6; 0x0000F02E ***/
  union {
    word Word;
  } SEMI_CSOR_6_STR;
  
  #define SEMI_CSOR_6_WWS0_MASK         1U
  #define SEMI_CSOR_6_WWS1_MASK         2U
  #define SEMI_CSOR_6_WWS2_MASK         4U
  #define SEMI_CSOR_6_WWS3_MASK         8U
  #define SEMI_CSOR_6_WWS4_MASK         16U
  #define SEMI_CSOR_6_PS_DS0_MASK       32U
  #define SEMI_CSOR_6_PS_DS1_MASK       64U
  #define SEMI_CSOR_6_R_W0_MASK         128U
  #define SEMI_CSOR_6_R_W1_MASK         256U
  #define SEMI_CSOR_6_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_6_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_6_RWS0_MASK         2048U
  #define SEMI_CSOR_6_RWS1_MASK         4096U
  #define SEMI_CSOR_6_RWS2_MASK         8192U
  #define SEMI_CSOR_6_RWS3_MASK         16384U
  #define SEMI_CSOR_6_RWS4_MASK         32768U
  #define SEMI_CSOR_6_WWS_MASK          31U
  #define SEMI_CSOR_6_WWS_BITNUM        0U
  #define SEMI_CSOR_6_PS_DS_MASK        96U
  #define SEMI_CSOR_6_PS_DS_BITNUM      5U
  #define SEMI_CSOR_6_R_W_MASK          384U
  #define SEMI_CSOR_6_R_W_BITNUM        7U
  #define SEMI_CSOR_6_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_6_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_6_RWS_MASK          63488U
  #define SEMI_CSOR_6_RWS_BITNUM        11U
  #define SEMI_CSOR_6                   *((volatile word *)0x0000F02E)


  /*** SEMI_CSOR_7 - SEMI CS Option Register 7; 0x0000F02F ***/
  union {
    word Word;
  } SEMI_CSOR_7_STR;
  
  #define SEMI_CSOR_7_WWS0_MASK         1U
  #define SEMI_CSOR_7_WWS1_MASK         2U
  #define SEMI_CSOR_7_WWS2_MASK         4U
  #define SEMI_CSOR_7_WWS3_MASK         8U
  #define SEMI_CSOR_7_WWS4_MASK         16U
  #define SEMI_CSOR_7_PS_DS0_MASK       32U
  #define SEMI_CSOR_7_PS_DS1_MASK       64U
  #define SEMI_CSOR_7_R_W0_MASK         128U
  #define SEMI_CSOR_7_R_W1_MASK         256U
  #define SEMI_CSOR_7_BYTE_EN0_MASK     512U
  #define SEMI_CSOR_7_BYTE_EN1_MASK     1024U
  #define SEMI_CSOR_7_RWS0_MASK         2048U
  #define SEMI_CSOR_7_RWS1_MASK         4096U
  #define SEMI_CSOR_7_RWS2_MASK         8192U
  #define SEMI_CSOR_7_RWS3_MASK         16384U
  #define SEMI_CSOR_7_RWS4_MASK         32768U
  #define SEMI_CSOR_7_WWS_MASK          31U
  #define SEMI_CSOR_7_WWS_BITNUM        0U
  #define SEMI_CSOR_7_PS_DS_MASK        96U
  #define SEMI_CSOR_7_PS_DS_BITNUM      5U
  #define SEMI_CSOR_7_R_W_MASK          384U
  #define SEMI_CSOR_7_R_W_BITNUM        7U
  #define SEMI_CSOR_7_BYTE_EN_MASK      1536U
  #define SEMI_CSOR_7_BYTE_EN_BITNUM    9U
  #define SEMI_CSOR_7_RWS_MASK          63488U
  #define SEMI_CSOR_7_RWS_BITNUM        11U
  #define SEMI_CSOR_7                   *((volatile word *)0x0000F02F)


  /*** SEMI_CSTC_0 - SEMI CS Timing Control Register 0; 0x0000F030 ***/
  union {
    word Word;
  } SEMI_CSTC_0_STR;
  
  #define SEMI_CSTC_0_MDAR0_MASK        1U
  #define SEMI_CSTC_0_MDAR1_MASK        2U
  #define SEMI_CSTC_0_MDAR2_MASK        4U
  #define SEMI_CSTC_0_RWSH0_MASK        256U
  #define SEMI_CSTC_0_RWSH1_MASK        512U
  #define SEMI_CSTC_0_RWSS0_MASK        1024U
  #define SEMI_CSTC_0_RWSS1_MASK        2048U
  #define SEMI_CSTC_0_WWSH0_MASK        4096U
  #define SEMI_CSTC_0_WWSH1_MASK        8192U
  #define SEMI_CSTC_0_WWSS0_MASK        16384U
  #define SEMI_CSTC_0_WWSS1_MASK        32768U
  #define SEMI_CSTC_0_MDAR_MASK         7U
  #define SEMI_CSTC_0_MDAR_BITNUM       0U
  #define SEMI_CSTC_0_RWSH_MASK         768U
  #define SEMI_CSTC_0_RWSH_BITNUM       8U
  #define SEMI_CSTC_0_RWSS_MASK         3072U
  #define SEMI_CSTC_0_RWSS_BITNUM       10U
  #define SEMI_CSTC_0_WWSH_MASK         12288U
  #define SEMI_CSTC_0_WWSH_BITNUM       12U
  #define SEMI_CSTC_0_WWSS_MASK         49152U
  #define SEMI_CSTC_0_WWSS_BITNUM       14U
  #define SEMI_CSTC_0                   *((volatile word *)0x0000F030)


  /*** SEMI_CSTC_1 - SEMI CS Timing Control Register 1; 0x0000F031 ***/
  union {
    word Word;
  } SEMI_CSTC_1_STR;
  
  #define SEMI_CSTC_1_MDAR0_MASK        1U
  #define SEMI_CSTC_1_MDAR1_MASK        2U
  #define SEMI_CSTC_1_MDAR2_MASK        4U
  #define SEMI_CSTC_1_RWSH0_MASK        256U
  #define SEMI_CSTC_1_RWSH1_MASK        512U
  #define SEMI_CSTC_1_RWSS0_MASK        1024U
  #define SEMI_CSTC_1_RWSS1_MASK        2048U
  #define SEMI_CSTC_1_WWSH0_MASK        4096U
  #define SEMI_CSTC_1_WWSH1_MASK        8192U
  #define SEMI_CSTC_1_WWSS0_MASK        16384U
  #define SEMI_CSTC_1_WWSS1_MASK        32768U
  #define SEMI_CSTC_1_MDAR_MASK         7U
  #define SEMI_CSTC_1_MDAR_BITNUM       0U
  #define SEMI_CSTC_1_RWSH_MASK         768U
  #define SEMI_CSTC_1_RWSH_BITNUM       8U
  #define SEMI_CSTC_1_RWSS_MASK         3072U
  #define SEMI_CSTC_1_RWSS_BITNUM       10U
  #define SEMI_CSTC_1_WWSH_MASK         12288U
  #define SEMI_CSTC_1_WWSH_BITNUM       12U
  #define SEMI_CSTC_1_WWSS_MASK         49152U
  #define SEMI_CSTC_1_WWSS_BITNUM       14U
  #define SEMI_CSTC_1                   *((volatile word *)0x0000F031)


  /*** SEMI_CSTC_2 - SEMI CS Timing Control Register 2; 0x0000F032 ***/
  union {
    word Word;
  } SEMI_CSTC_2_STR;
  
  #define SEMI_CSTC_2_MDAR0_MASK        1U
  #define SEMI_CSTC_2_MDAR1_MASK        2U
  #define SEMI_CSTC_2_MDAR2_MASK        4U
  #define SEMI_CSTC_2_RWSH0_MASK        256U
  #define SEMI_CSTC_2_RWSH1_MASK        512U
  #define SEMI_CSTC_2_RWSS0_MASK        1024U
  #define SEMI_CSTC_2_RWSS1_MASK        2048U
  #define SEMI_CSTC_2_WWSH0_MASK        4096U
  #define SEMI_CSTC_2_WWSH1_MASK        8192U
  #define SEMI_CSTC_2_WWSS0_MASK        16384U
  #define SEMI_CSTC_2_WWSS1_MASK        32768U
  #define SEMI_CSTC_2_MDAR_MASK         7U
  #define SEMI_CSTC_2_MDAR_BITNUM       0U
  #define SEMI_CSTC_2_RWSH_MASK         768U
  #define SEMI_CSTC_2_RWSH_BITNUM       8U
  #define SEMI_CSTC_2_RWSS_MASK         3072U
  #define SEMI_CSTC_2_RWSS_BITNUM       10U
  #define SEMI_CSTC_2_WWSH_MASK         12288U
  #define SEMI_CSTC_2_WWSH_BITNUM       12U
  #define SEMI_CSTC_2_WWSS_MASK         49152U
  #define SEMI_CSTC_2_WWSS_BITNUM       14U
  #define SEMI_CSTC_2                   *((volatile word *)0x0000F032)


  /*** SEMI_CSTC_3 - SEMI CS Timing Control Register 3; 0x0000F033 ***/
  union {
    word Word;
  } SEMI_CSTC_3_STR;
  
  #define SEMI_CSTC_3_MDAR0_MASK        1U
  #define SEMI_CSTC_3_MDAR1_MASK        2U
  #define SEMI_CSTC_3_MDAR2_MASK        4U
  #define SEMI_CSTC_3_RWSH0_MASK        256U
  #define SEMI_CSTC_3_RWSH1_MASK        512U
  #define SEMI_CSTC_3_RWSS0_MASK        1024U
  #define SEMI_CSTC_3_RWSS1_MASK        2048U
  #define SEMI_CSTC_3_WWSH0_MASK        4096U
  #define SEMI_CSTC_3_WWSH1_MASK        8192U
  #define SEMI_CSTC_3_WWSS0_MASK        16384U
  #define SEMI_CSTC_3_WWSS1_MASK        32768U
  #define SEMI_CSTC_3_MDAR_MASK         7U
  #define SEMI_CSTC_3_MDAR_BITNUM       0U
  #define SEMI_CSTC_3_RWSH_MASK         768U
  #define SEMI_CSTC_3_RWSH_BITNUM       8U
  #define SEMI_CSTC_3_RWSS_MASK         3072U
  #define SEMI_CSTC_3_RWSS_BITNUM       10U
  #define SEMI_CSTC_3_WWSH_MASK         12288U
  #define SEMI_CSTC_3_WWSH_BITNUM       12U
  #define SEMI_CSTC_3_WWSS_MASK         49152U
  #define SEMI_CSTC_3_WWSS_BITNUM       14U
  #define SEMI_CSTC_3                   *((volatile word *)0x0000F033)


  /*** SEMI_CSTC_4 - SEMI CS Timing Control Register 4; 0x0000F034 ***/
  union {
    word Word;
  } SEMI_CSTC_4_STR;
  
  #define SEMI_CSTC_4_MDAR0_MASK        1U
  #define SEMI_CSTC_4_MDAR1_MASK        2U
  #define SEMI_CSTC_4_MDAR2_MASK        4U
  #define SEMI_CSTC_4_RWSH0_MASK        256U