📄 signal_gene.fit.rpt
字号:
+--------+-------+
+----------------------------------------------------------------------------------------------+
; Embedded Cells ;
+--------+----------------------------------------------------------------------+------+-------+
; Cell # ; Name ; Mode ; Turbo ;
+--------+----------------------------------------------------------------------+------+-------+
; EC4_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[0] ; RAM ; Off ;
; EC11_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[1] ; RAM ; Off ;
; EC2_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[2] ; RAM ; Off ;
; EC10_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[3] ; RAM ; Off ;
; EC3_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[4] ; RAM ; Off ;
; EC12_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[5] ; RAM ; Off ;
; EC1_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[6] ; RAM ; Off ;
; EC9_B ; datarom:datarom_component|lpm_rom:lpm_rom_component|altrom:srom|q[7] ; RAM ; Off ;
+--------+----------------------------------------------------------------------+------+-------+
+------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+--------------------------------------------------------------------------------------------------------------------------------------------+---------+
; lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_6kh:divider|alt_u_div_gie:divider|sel[0]~51 ; 41 ;
; i[3] ; 22 ;
; address[7]~1991 ; 20 ;
; address[8]~1992 ; 19 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; 17 ;
; i[2] ; 16 ;
; control[1] ; 16 ;
; k[7]~1673 ; 15 ;
; i[1] ; 15 ;
; address[3]~1987 ; 13 ;
; address[1]~1985 ; 13 ;
; control[0] ; 13 ;
; address[6]~1990 ; 13 ;
; address[2]~1986 ; 13 ;
; address[5]~1989 ; 13 ;
; address[4]~1988 ; 13 ;
; i[0] ; 12 ;
; lpm_mult:Mult0|mult_0f01:auto_generated|cs1a[0]~COUT ; 10 ;
; address~1996 ; 9 ;
; lpm_mult:Mult0|mult_0f01:auto_generated|cs2a[0]~COUT ; 9 ;
; address~1999 ; 9 ;
; address~2006 ; 9 ;
; address~2002 ; 9 ;
; lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_6kh:divider|alt_u_div_gie:divider|add_sub_n7c:add_sub_4|add_sub_cella[4]~370 ; 8 ;
; lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_6kh:divider|alt_u_div_gie:divider|add_sub_m7c:add_sub_3|add_sub_cella[3]~262 ; 8 ;
; lpm_mult:Mult0|mult_0f01:auto_generated|cs2a[1]~COUT ; 7 ;
; lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_6kh:divider|alt_u_div_gie:divider|add_sub_l7c:add_sub_2|add_sub_cella[2]~75 ; 7 ;
; lpm_mult:Mult0|mult_0f01:auto_generated|cs1a[1]~13 ; 7 ;
; lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_6kh:divider|alt_u_div_gie:divider|add_sub_n7c:add_sub_5|add_sub_cella[4]~388 ; 6 ;
; k[2]~1678 ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3] ; 5 ;
; k[1]~1680 ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; 5 ;
; k[3]~1674 ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[6] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[7] ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[7] ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[6] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5] ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[5] ; 5 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4] ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[4] ; 5 ;
; k[0]~1679 ; 5 ;
; lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; 5 ;
; k[4]~1676 ; 4 ;
; lpm_mult:Mult0|mult_0f01:auto_generated|cs2a[1]~45 ; 4 ;
+--------------------------------------------------------------------------------------------------------------------------------------------+---------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 181 ;
; 1 ; 10 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
; 5 ; 2 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 22 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 196 ;
; 1 ; 0 ;
; 2 ; 4 ;
; 3 ; 4 ;
; 4 ; 4 ;
; 5 ; 5 ;
; 6 ; 1 ;
; 7 ; 2 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 181 ;
; 1 ; 8 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 2 ;
; 6 ; 0 ;
; 7 ; 2 ;
; 8 ; 1 ;
; 9 ; 4 ;
; 10 ; 0 ;
; 11 ; 4 ;
; 12 ; 5 ;
; 13 ; 5 ;
; 14 ; 1 ;
; 15 ; 1 ;
+----------------------------+----------------+
+------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+---------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
; A ; 2 / 144 ( 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 88 / 144 ( 61 % ) ; 16 / 72 ( 22 % ) ; 6 / 72 ( 8 % ) ;
; C ; 2 / 144 ( 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; D ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; E ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; F ; 8 / 144 ( 6 % ) ; 25 / 72 ( 35 % ) ; 0 / 72 ( 0 % ) ;
; Total ; 101 / 864 ( 12 % ) ; 41 / 432 ( 9 % ) ; 6 / 432 ( 1 % ) ;
+-------+---------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 1 / 24 ( 4 % ) ;
; 4 ; 1 / 24 ( 4 % ) ;
; 5 ; 1 / 24 ( 4 % ) ;
; 6 ; 1 / 24 ( 4 % ) ;
; 7 ; 1 / 24 ( 4 % ) ;
; 8 ; 1 / 24 ( 4 % ) ;
; 9 ; 1 / 24 ( 4 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 1 / 24 ( 4 % ) ;
; 14 ; 1 / 24 ( 4 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 1 / 24 ( 4 % ) ;
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