gateinst.v

来自「表决器,实现7人表决. 使用max+plus3编写. 使用简单方便.」· Verilog 代码 · 共 14 行

// MAX+plus II Verilog Example
// Gate Instantiation Statement
// Copyright (c) 1997 Altera Corporation

module gateinst (a, b, c, d, x, y);

    input    a, b, c, d;
    output   x, y;

    and and1 (x, a, b, c);
    not not1 (y, d);

endmodule