_primary.vhd

来自「Reed-Solomon 信道编码广泛应用于DVB中」· VHDL 代码 · 共 62 行

library verilog;
use verilog.vl_types.all;
entity MainControl is
    generic(
        st1_0           : integer := 0;
        st1_1           : integer := 1;
        st1_2           : integer := 2;
        st1_3           : integer := 3;
        st1_4           : integer := 4;
        st1_5           : integer := 5;
        st1_6           : integer := 6;
        st1_7           : integer := 7;
        st1_8           : integer := 8;
        st1_9           : integer := 9;
        st1_10          : integer := 10;
        st1_11          : integer := 11;
        st1_12          : integer := 12;
        st1_13          : integer := 13;
        st1_14          : integer := 14;
        st1_17          : integer := 15;
        st1_18          : integer := 16;
        st2_0           : integer := 0;
        st2_1           : integer := 1;
        st2_2           : integer := 2;
        st2_3           : integer := 3;
        st2_4           : integer := 4;
        st2_5           : integer := 5;
        st2_6           : integer := 6;
        st2_7           : integer := 7;
        st2_8           : integer := 8;
        st2_9           : integer := 9;
        st2_10          : integer := 10;
        st2_11          : integer := 11
    );
    port(
        start           : in     vl_logic;
        reset           : in     vl_logic;
        clock1          : in     vl_logic;
        clock2          : in     vl_logic;
        finish_kes      : in     vl_logic;
        errdetect       : in     vl_logic;
        rootcntr        : in     vl_logic_vector(3 downto 0);
        lambda_degree   : in     vl_logic_vector(3 downto 0);
        active_sc       : out    vl_logic;
        active_kes      : out    vl_logic;
        active_csee     : out    vl_logic;
        evalsynd        : out    vl_logic;
        holdsynd        : out    vl_logic;
        errfound        : out    vl_logic;
        decode_fail     : out    vl_logic;
        ready           : out    vl_logic;
        dataoutstart    : out    vl_logic;
        dataoutend      : out    vl_logic;
        en_infifo       : out    vl_logic;
        en_outcsee      : out    vl_logic;
        lastdataout     : out    vl_logic;
        evalerror       : out    vl_logic;
        en_sccell       : out    vl_logic;
        en_rd_fifo      : out    vl_logic
    );
end MainControl;