output_arbiter.v

来自「基于4个mips核的noc设计」· Verilog 代码 · 共 31 行

module OUTPUT_ARBITER(clk, rst, data0, data1, req0in, req1in, ack0out, ack1out, data, req0out, req1out, ack0in, ack1in);
    input clk;
    wire clk;
    input rst;
    wire rst;
    input [17:0] data0;
    wire [17:0] data0;
    input [17:0] data1;
    wire [17:0] data1;
    input req0in;
    wire req0in;
    input req1in;
    wire req1in;
    output ack0out;
    output ack1out;
    output [17:0] data;
    output req0out;
    output req1out;
    input ack0in;
    wire ack0in;
    input ack1in;
    wire ack1in;
    wire arb_req0;
    wire arb_req1;
    wire arb_grant0;
    wire arb_grant1;
    ARBITER_SELECT_CHANNEL arbiter(.clk(clk), .req0(arb_req0), .req1(arb_req1), .grant0(arb_grant0), .grant1(arb_grant1), .data0(data0), .data1(data1), .dataout(data));
    ARBITER_CHANNEL_CTRL ch1ctrl(.clk(clk), .rst(rst), .reqin(req1in), .ackin(ack1in), .reqout(req1out), .ackout(ack1out), .arb_req(arb_req1), .arb_grant(arb_grant1));
    ARBITER_CHANNEL_CTRL ch0ctrl(.clk(clk), .rst(rst), .reqin(req0in), .ackin(ack0in), .reqout(req0out), .ackout(ack0out), .arb_req(arb_req0), .arb_grant(arb_grant0));
endmodule