regfile16.v

来自「基于4个mips核的noc设计」· Verilog 代码 · 共 19 行

module REGFILE16(r_addr_reg1, r_data_reg1, r_addr_reg2, r_data_reg2, w_addr_reg, w_data_reg, w, clk);
    input [4:0] r_addr_reg1;
    wire [4:0] r_addr_reg1;
    output [31:0] r_data_reg1;
    input [4:0] r_addr_reg2;
    wire [4:0] r_addr_reg2;
    output [31:0] r_data_reg2;
    input [4:0] w_addr_reg;
    wire [4:0] w_addr_reg;
    input [31:0] w_data_reg;
    wire [31:0] w_data_reg;
    input [0:0] w;
    wire [0:0] w;
    input clk;
    wire clk;
    BRAM512x32 regs2(.r_addr(r_addr_reg2), .r_data(r_data_reg2), .w_addr(w_addr_reg), .w_data(w_data_reg), .w(w), .clk(clk));
    BRAM512x32 regs1(.r_addr(r_addr_reg1), .r_data(r_data_reg1), .w_addr(w_addr_reg), .w_data(w_data_reg), .w(w), .clk(clk));
endmodule