divided_frequency.v

来自「数字钟 可实现正常计数校准 还有方电台报时功能 四低一高 闹钟功能」· Verilog 代码 · 共 11 行

module Divided_Frequency(_1kHz,_500Hz);
	input _1kHz;
	output _500Hz;
	reg _500Hz;
	always@(posedge  _1kHz)
		_500Hz<=(~_500Hz);
endmodule