counter60.v

来自「数字钟 可实现正常计数校准 还有方电台报时功能 四低一高 闹钟功能」· Verilog 代码 · 共 10 行

module counter60(Cnt,nCR,EN,CP);
	input CP,nCR,EN;
	output [7:0]Cnt;
	wire[7:0]Cnt;
	wire ENP;
	counter10 UC0(Cnt[3:0],nCR,EN,CP);
	counter6 UC1(Cnt[7:4],nCR,ENP,CP);
	assign ENP=(Cnt[3:0]==4'h9);
endmodule