ping_pang.fit.rpt

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

; shift[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; shift[10] ; Output   ; --            ; --            ; --                    ; --  ;
; shift[11] ; Output   ; --            ; --            ; --                    ; --  ;
; shift[12] ; Output   ; --            ; --            ; --                    ; --  ;
; shift[13] ; Output   ; --            ; --            ; --                    ; --  ;
; shift[14] ; Output   ; --            ; --            ; --                    ; --  ;
; shift[15] ; Output   ; --            ; --            ; --                    ; --  ;
; scan[0]   ; Output   ; --            ; --            ; --                    ; --  ;
; scan[1]   ; Output   ; --            ; --            ; --                    ; --  ;
; scan[2]   ; Output   ; --            ; --            ; --                    ; --  ;
; scan[3]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[0]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[1]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[2]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[3]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[4]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[5]   ; Output   ; --            ; --            ; --                    ; --  ;
; seg7[6]   ; Output   ; --            ; --            ; --                    ; --  ;
+-----------+----------+---------------+---------------+-----------------------+-----+


+------------------------------------------------------+
; Pad To Core Delay Chain Fanout                       ;
+------------------------+-------------------+---------+
; Source Pin / Fanout    ; Pad To Core Index ; Setting ;
+------------------------+-------------------+---------+
; bf                     ;                   ;         ;
;      - shift_1~5203    ; 0                 ; 6       ;
;      - shift_1[1]~5206 ; 0                 ; 6       ;
;      - shift_1[1]~5211 ; 0                 ; 6       ;
;      - shift_1~5227    ; 0                 ; 6       ;
;      - b~819           ; 0                 ; 6       ;
; aj                     ;                   ;         ;
;      - shift_1~5202    ; 0                 ; 6       ;
;      - shift_1[1]~5205 ; 0                 ; 6       ;
;      - shift_1[1]~5211 ; 0                 ; 6       ;
;      - shift_1~5228    ; 0                 ; 6       ;
;      - b_score~352     ; 0                 ; 6       ;
;      - b~819           ; 0                 ; 6       ;
;      - a~455           ; 0                 ; 6       ;
; af                     ;                   ;         ;
;      - shift_1~5203    ; 0                 ; 6       ;
;      - shift_1[1]~5206 ; 0                 ; 6       ;
;      - shift_1[1]~5211 ; 0                 ; 6       ;
;      - shift_1~5227    ; 0                 ; 6       ;
;      - b~819           ; 0                 ; 6       ;
;      - a~265           ; 0                 ; 6       ;
; bj                     ;                   ;         ;
;      - shift_1~5204    ; 0                 ; 6       ;
;      - shift_1[1]~5207 ; 0                 ; 6       ;
;      - shift_1[1]~5210 ; 0                 ; 6       ;
;      - b~820           ; 0                 ; 6       ;
;      - a~456           ; 0                 ; 6       ;
; rst                    ;                   ;         ;
;      - b_score[0]      ; 0                 ; 6       ;
;      - b_score[1]      ; 0                 ; 6       ;
;      - b_score[2]      ; 0                 ; 6       ;
;      - b_score[3]      ; 0                 ; 6       ;
;      - a_score[0]      ; 0                 ; 6       ;
;      - a_score[1]      ; 0                 ; 6       ;
;      - a_score[2]      ; 0                 ; 6       ;
;      - a_score[3]      ; 0                 ; 6       ;
;      - shift_1[1]      ; 0                 ; 6       ;
;      - shift_1[2]      ; 0                 ; 6       ;
;      - shift_1[3]      ; 0                 ; 6       ;
;      - shift_1[4]      ; 0                 ; 6       ;
;      - shift_1[5]      ; 0                 ; 6       ;
;      - shift_1[6]      ; 0                 ; 6       ;
;      - shift_1[7]      ; 0                 ; 6       ;
;      - shift_1[8]      ; 0                 ; 6       ;
;      - shift_1[9]      ; 0                 ; 6       ;
;      - shift_1[10]     ; 0                 ; 6       ;
;      - shift_1[11]     ; 0                 ; 6       ;
;      - shift_1[12]     ; 0                 ; 6       ;
;      - shift_1[13]     ; 0                 ; 6       ;
;      - shift_1[14]     ; 0                 ; 6       ;
;      - shift_1[15]     ; 0                 ; 6       ;
;      - b               ; 0                 ; 6       ;
;      - shift_1[0]      ; 0                 ; 6       ;
;      - a               ; 0                 ; 6       ;
; clk1khz                ;                   ;         ;
+------------------------+-------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                              ;
+-----------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name            ; Location           ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; a               ; LCFF_X13_Y15_N9    ; 10      ; Sync. load   ; no     ; --                   ; --               ; --                        ;
; b               ; LCFF_X15_Y15_N21   ; 15      ; Sync. load   ; no     ; --                   ; --               ; --                        ;
; clk1_2hz        ; LCFF_X33_Y10_N7    ; 26      ; Clock        ; yes    ; Global Clock         ; GCLK7            ; --                        ;
; clk1khz         ; PIN_17             ; 5       ; Clock        ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; rst             ; PIN_126            ; 26      ; Async. clear ; no     ; --                   ; --               ; --                        ;
; shift_1[1]~5213 ; LCCOMB_X14_Y15_N30 ; 14      ; Clock enable ; no     ; --                   ; --               ; --                        ;
+-----------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                ;
+----------+-----------------+---------+----------------------+------------------+---------------------------+
; Name     ; Location        ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------+-----------------+---------+----------------------+------------------+---------------------------+
; clk1_2hz ; LCFF_X33_Y10_N7 ; 26      ; Global Clock         ; GCLK7            ; --                        ;
; clk1khz  ; PIN_17          ; 5       ; Global Clock