jp4x4_1.fit.rpt

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

;      - Mux15~11     ; 0                 ; 6       ;
;      - Mux9~29      ; 0                 ; 6       ;
;      - Mux11~11     ; 0                 ; 6       ;
;      - Mux8~9       ; 0                 ; 6       ;
;      - Mux14~22     ; 0                 ; 6       ;
;      - Mux7~9       ; 0                 ; 6       ;
; kbcol[3]            ;                   ;         ;
;      - Mux12~30     ; 0                 ; 6       ;
;      - Mux10~11     ; 0                 ; 6       ;
;      - Mux6~9       ; 0                 ; 6       ;
;      - Mux16~11     ; 0                 ; 6       ;
;      - Mux17~33     ; 0                 ; 6       ;
;      - Mux18~33     ; 0                 ; 6       ;
;      - Mux5~23      ; 0                 ; 6       ;
;      - Mux15~11     ; 0                 ; 6       ;
;      - Mux9~29      ; 0                 ; 6       ;
;      - Mux11~11     ; 0                 ; 6       ;
;      - Mux8~9       ; 0                 ; 6       ;
;      - Mux14~22     ; 0                 ; 6       ;
;      - Mux7~9       ; 0                 ; 6       ;
; start               ;                   ;         ;
+---------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                    ;
+-------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name  ; Location           ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk   ; PIN_17             ; 19      ; Clock        ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; fn~3  ; LCCOMB_X14_Y12_N14 ; 7       ; Clock        ; yes    ; Global Clock         ; GCLK0            ; --                        ;
; start ; PIN_18             ; 6       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; start ; PIN_18             ; 7       ; Async. clear ; yes    ; Global Clock         ; GCLK1            ; --                        ;
+-------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                ;
+-------+--------------------+---------+----------------------+------------------+---------------------------+
; Name  ; Location           ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------+--------------------+---------+----------------------+------------------+---------------------------+
; clk   ; PIN_17             ; 19      ; Global Clock         ; GCLK2            ; --                        ;
; fn~3  ; LCCOMB_X14_Y12_N14 ; 7       ; Global Clock         ; GCLK0            ; --                        ;
; start ; PIN_18             ; 7       ; Global Clock         ; GCLK1            ; --                        ;
+-------+--------------------+---------+----------------------+------------------+---------------------------+


+----------------------------------+
; Non-Global High Fan-Out Signals  ;
+------------------------+---------+
; Name                   ; Fan-Out ;
+------------------------+---------+
; sta[0]                 ; 15      ;
; sta[1]                 ; 14      ;
; kbcol[3]               ; 13      ;
; kbcol[2]               ; 13      ;
; kbcol[1]               ; 13      ;
; kbcol[0]               ; 13      ;
; Mux12~30               ; 8       ;
; count[1]               ; 6       ;
; start                  ; 5       ;
; Mux10~11               ; 5       ;
; Mux15~11               ; 4       ;
; Mux14~22               ; 2       ;
; Mux11~11               ; 2       ;
; Mux18~33               ; 2       ;
; Mux16~11               ; 2       ;
; seg7_out[5]~reg0feeder ; 1       ;
; seg7_out[4]~reg0feeder ; 1       ;
; seg7_out[2]~reg0feeder ; 1       ;
; seg7_out[0]~reg0feeder ; 1       ;
; sta[0]~25              ; 1       ;
; Mux19~130              ; 1       ;
; Mux19~129              ; 1       ;
; Mux20~14               ; 1       ;
; Mux20~13               ; 1       ;
; Mux7~9                 ; 1       ;
; Mux21~135              ; 1       ;
; Mux21~134              ; 1       ;
; Mux22~14               ; 1       ;
; Mux22~13               ; 1       ;
; Mux8~9                 ; 1       ;
; Mux23~14               ; 1       ;
; Mux23~13               ; 1       ;
; Mux9~29                ; 1       ;
; Mux24~14               ; 1       ;
; Mux24~13               ; 1       ;
; Mux5~23                ; 1       ;
; Mux27~8                ; 1       ;
; Mux26~8                ; 1       ;
; Mux17~33               ; 1       ;
; Mux25~14               ; 1       ;
; Mux25~13               ; 1       ;
; Mux6~9                 ; 1       ;
; Add0~16                ; 1       ;
; seg7[6]                ; 1       ;
; seg7[5]                ; 1       ;
; seg7[4]                ; 1       ;
; seg7[3]                ; 1       ;
; seg7[2]                ; 1       ;
; seg7[1]                ; 1       ;
; dat[0]                 ; 1       ;
+------------------------+---------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 45 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 2 / 1,156 ( < 1 % )   ;
; C4 interconnects           ; 27 / 17,952 ( < 1 % ) ;
; Direct links               ; 16 / 26,052 ( < 1 % ) ;
; Global clocks              ; 3 / 8 ( 38 % )        ;
; Local interconnects        ; 14 / 8,256 ( < 1 % )  ;
; R24 interconnects          ; 3 / 1,020 ( < 1 % )   ;
; R4 interconnects           ; 32 / 22,440 ( < 1 % ) ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
;