defs.v

来自「altera FPGA/CPLD高级篇(VHDL源代码)」· Verilog 代码 · 共 3 行

3 行

`define EMPTY 0
`define X 1
`define A 2

defs.v - 源码说明

本页面展示了「altera FPGA/CPLD高级篇(VHDL源代码)」中的 defs.v 源码文件，采用 Verilog 编程语言编写，共 3 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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