my_dqs_inst.v

来自「altera FPGA/CPLD高级篇(VHDL源代码)」· Verilog 代码 · 共 11 行

MY_DQS	MY_DQS_inst (
	.outclk ( outclk_sig ),
	.oe ( oe_sig ),
	.dqs_datain_h ( dqs_datain_h_sig ),
	.inclk ( inclk_sig ),
	.dqs_datain_l ( dqs_datain_l_sig ),
	.dqs_padio ( dqs_padio_sig ),
	.dqinclk ( dqinclk_sig ),
	.dqsundelayedout ( dqsundelayedout_sig )
	);