jie_rom_mn_interlace.vhd

一个简单的交织实现程序

library ieee;
use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity jie_rom_mn_interlace is
 port
   ( counter :in std_logic_vector(3 downto 0);--integer range  0 to 15; --15=m*n-1=4*4-1
   clk :in std_logic;
   --ch :in std_logic;
   interlace_addr: out std_logic_vector(3 downto 0)
   );
 end jie_rom_mn_interlace;

architecture beha of jie_rom_mn_interlace is
 subtype rom_word is std_logic_vector(3 downto 0);

 type rom_table is array (0 to 15) of rom_word; --15=m*n-1

constant rom: rom_table:= rom_table'(
---1
rom_word'("0000"),--0  is  at  3rd place 
rom_word'("0001"),--1          seventh 
rom_word'("0010"),--2
rom_word'("0011"),--3
rom_word'("0100"),--4
rom_word'("0101"),--5
rom_word'("0110"),--6
rom_word'("0111"),--7
rom_word'("1000"),--8
rom_word'("1001"),--9
rom_word'("1010"),--10
rom_word'("1011"),--11
rom_word'("1100"),--12
rom_word'("1101"),--13
rom_word'("1110"),--14
rom_word'("1111")  ---15
    );

begin

process(clk  )
 begin
  if (clk'event and clk='1' ) then 
    interlace_addr<=rom(conv_integer(counter));
 end if;
end process;
end beha;