jie_cobination.v

来自「一个简单的交织实现程序」· Verilog 代码 · 共 13 行

module cobination(d1,d2,d1d2);
input   d1,d2 ;
output  d1d2;

assign d1d2 =d1+d2;
/*always @ (d1,d2)
   begin
    if (ch == 1'b0) 
       d1d2 <= d1;
    else d1d2 <= d2;
  end  */

endmodule