system_processing_system7_0_wrapper_xst.prj

来自「自学ZedBoard：使用IP通过ARM PS访问FPGA（源代码）」· PRJ 代码 · 共 8 行

PRJ
8 行
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verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/b_atc.v
verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/w_atc.v
verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/aw_atc.v
verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/atc.v
verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/processing_system7.v
verilog processing_system7_v4_01_a C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\processing_system7_v4_01_a/hdl/verilog/trace_buffer.v
verilog work ../hdl/system_processing_system7_0_wrapper.v

system_processing_system7_0_wrapper_xst.prj - 源码说明

本页面展示了「自学ZedBoard：使用IP通过ARM PS访问FPGA（源代码）」中的 system_processing_system7_0_wrapper_xst.prj 源码文件，采用 PRJ 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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