traffic.fit.rpt

一些Verilog学习程序A

+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; CLK  ; PIN_17   ; 31      ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------+----------+
; Name                 ; Fan-Out  ;
+----------------------+----------+
; EN                   ; 23       ;
; tempb                ; 14       ;
; tempa                ; 14       ;
; numa[1]              ; 8        ;
; LAMPB[3]~193         ; 7        ;
; numb[3]              ; 7        ;
; numb[1]              ; 7        ;
; numa[0]              ; 7        ;
; LAMPA[0]~228         ; 6        ;
; numb[4]              ; 6        ;
; numb[0]              ; 6        ;
; numa[4]              ; 6        ;
; numa[3]              ; 6        ;
; LAMPA[3]~reg0        ; 6        ;
; numb[0]~1495         ; 5        ;
; numa[0]~1523         ; 5        ;
; numa[5]              ; 5        ;
; numa[2]              ; 5        ;
; numb[4]~1505         ; 4        ;
; numa[4]~1530         ; 4        ;
; countb.000           ; 4        ;
; countb.001           ; 4        ;
; counta.100           ; 4        ;
; numb[6]              ; 4        ;
; numb[5]              ; 4        ;
; numb[2]              ; 4        ;
; WideNor0~4           ; 3        ;
; counta.010           ; 3        ;
; numb[7]              ; 3        ;
; numa[7]              ; 3        ;
; numa[6]              ; 3        ;
; LAMPB[1]~reg0        ; 3        ;
; LAMPB[0]~reg0        ; 3        ;
; LAMPA[1]~reg0        ; 3        ;
; LAMPA[0]~reg0        ; 3        ;
; numb[1]~1496         ; 2        ;
; Equal2~101           ; 2        ;
; Equal2~100           ; 2        ;
; Equal0~70            ; 2        ;
; Equal1~101           ; 2        ;
; Equal1~100           ; 2        ;
; countb.011           ; 2        ;
; numb[0]~$wirecell    ; 1        ;
; numa[0]~$wirecell    ; 1        ;
; countb.001~$wirecell ; 1        ;
; counta.100~336       ; 1        ;
; counta.100~335       ; 1        ;
; tempb~20             ; 1        ;
; counta.100~334       ; 1        ;
; counta.100~333       ; 1        ;
+----------------------+----------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 85 / 15,666 ( < 1 % ) ;
; C16 interconnects          ; 0 / 812 ( 0 % )       ;
; C4 interconnects           ; 50 / 11,424 ( < 1 % ) ;
; Direct links               ; 27 / 15,666 ( < 1 % ) ;
; Global clocks              ; 1 / 8 ( 13 % )        ;
; Local interconnects        ; 45 / 4,608 ( < 1 % )  ;
; R24 interconnects          ; 0 / 652 ( 0 % )       ;
; R4 interconnects           ; 54 / 13,328 ( < 1 % ) ;
+----------------------------+-----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 8.00) ; Number of LABs  (Total = 7) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 2                           ;
; 2                                          ; 1                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 1                           ;
; 10                                         ; 0                           ;
; 11                                         ; 1                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 2                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 2.14) ; Number of LABs  (Total = 7) ;
+------------------------------------+-----------------------------+
; 1 Clock                            ; 7                           ;
; 1 Clock enable                     ; 1                           ;
; 1 Sync. clear                      ; 3                           ;
; 1 Sync. load                       ; 2                           ;
; 2 Clock enables                    ; 2                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Sign