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Verilog HDL编写的4条指令CPU

      cpu4.acf 器件配置分配文件 
      cpu4.scf 是手工仿真波形文件
      cpu4_scf.scf 是手工仿真波形正确的备份文件
               注意在文件夹内，后缀scf是不可见的
      cpu4vec0.vec 是仿真波形初始化向量输入文件（不用手工画），系外部时序型。     
                 内部时序型，仅CLK是INPUTS，其它为BURIED或OUTOUTS，
           注意：时序在CPU内部，通常不用向量输入文件，CLK只要用时钟按钮按频率要求设置即可。
          
      cpu4.v 改错编译后，可自己建仿真波形文件，也可将上述文件考到cpu4.v文件夹
      手工仿真程序是：
      LD  A，OC；（0C）= F0 H ==>（A）
      ADD A，0D；（0D）= 87 H ==>（TMP），（A）+（TMP）= 77==>（A），CY=1
      ST  A，10； （A）= 77 H ==> 10 单元
      JNC    06； CY=1，不转 
      仿真中修改加法的两操作, 使之不产生进位, 看转移是否成功.
            
      
      地址   目标码
       00      4C
       01      0D
       02      90
       03      C6
       ..........
       0C      F0
       0D      87
       ..........
       10      00   运行后=77 H