den_lcm_test.tan.rpt

开发板原理图 需要做开发板的可以参考参考

; N/A                                     ; 163.53 MHz ( period = 6.115 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.672 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[21]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[20]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[19]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[18]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[17]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.34 MHz ( period = 6.085 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[16]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.642 ns                ;
; N/A                                     ; 164.53 MHz ( period = 6.078 ns )                    ; I2S_LCM_Config:u2|mI2S_STR      ; I2S_LCM_Config:u2|I2S_Controller:u0|mSDATA~en ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 2.596 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.15 MHz ( period = 6.055 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.612 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.591 ns                ;
; N/A                                     ; 165.73 MHz ( period = 6.034 ns )                    ; I2S_LCM_Config:u2|mI2S_DATA[11] ; I2S_LCM_Config:u2|I2S_Controller:u0|mSDATA    ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 2.574 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 165.95 MHz ( period = 6.026 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.583 ns                ;
; N/A                                     ; 166.31 MHz ( period = 6.013 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.570 ns                ;
; N/A                                     ; 166.31 MHz ( period = 6.013 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.570 ns                ;
; N/A                                     ; 166.31 MHz ( period = 6.013 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.570 ns                ;
; N/A                                     ; 166.31 MHz ( period = 6.013 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.570 ns                ;
; N/A                                     ; 166.31 MHz ( period = 6.013 ns )                    ; Reset_Delay:u3|Cont[9]          ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.570 ns                ;
; N/A                                     ; 166.53 MHz ( period = 6.005 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.562 ns                ;
; N/A                                     ; 166.53 MHz ( period = 6.005 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.562 ns                ;
; N/A                                     ; 166.53 MHz ( period = 6.005 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.562 ns                ;
; N/A                                     ; 166.53 MHz ( period = 6.005 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.562 ns                ;
; N/A                                     ; 166.53 MHz ( period = 6.005 ns )                    ; Reset_Delay:u3|Cont[7]          ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.562 ns                ;
; N/A                                     ; 166.56 MHz ( period = 6.004 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[21]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.561 ns                ;
; N/A                                     ; 166.56 MHz ( period = 6.004 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[20]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.561 ns                ;
; N/A                                     ; 166.56 MHz ( period = 6.004 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[19]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.561 ns                ;
; N/A                                     ; 166.56 MHz ( period = 6.004 ns )                    ; Reset_Delay:u3|Cont[10]         ; Reset_Delay:u3|Cont[18]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.561 ns                ;