den_lcm_test.tan.rpt

开发板原理图 需要做开发板的可以参考参考

; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 159.39 MHz ( period = 6.274 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.831 ns                ;
; N/A                                     ; 159.39 MHz ( period = 6.274 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.831 ns                ;
; N/A                                     ; 159.39 MHz ( period = 6.274 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.831 ns                ;
; N/A                                     ; 159.39 MHz ( period = 6.274 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.831 ns                ;
; N/A                                     ; 159.39 MHz ( period = 6.274 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.831 ns                ;
; N/A                                     ; 159.52 MHz ( period = 6.269 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.826 ns                ;
; N/A                                     ; 159.52 MHz ( period = 6.269 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.826 ns                ;
; N/A                                     ; 159.52 MHz ( period = 6.269 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.826 ns                ;
; N/A                                     ; 159.52 MHz ( period = 6.269 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.826 ns                ;
; N/A                                     ; 159.52 MHz ( period = 6.269 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.826 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[21]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[20]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[19]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[18]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[17]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.15 MHz ( period = 6.244 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[16]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.801 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[21]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[20]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[19]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[18]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[17]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.28 MHz ( period = 6.239 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[16]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.796 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.38 MHz ( period = 6.235 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.792 ns                ;
; N/A                                     ; 160.93 MHz ( period = 6.214 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.771 ns                ;
; N/A                                     ; 160.93 MHz ( period = 6.214 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.771 ns                ;
; N/A                                     ; 160.93 MHz ( period = 6.214 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.771 ns                ;
; N/A                                     ; 160.93 MHz ( period = 6.214 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.771 ns                ;
; N/A                                     ; 160.93 MHz ( period = 6.214 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[5]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.771 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[21]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[20]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[19]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[18]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[17]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 161.71 MHz ( period = 6.184 ns )                    ; Reset_Delay:u3|Cont[8]          ; Reset_Delay:u3|Cont[16]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.741 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 162.97 MHz ( period = 6.136 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.693 ns                ;
; N/A                                     ; 163.53 MHz ( period = 6.115 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[1]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.672 ns                ;
; N/A                                     ; 163.53 MHz ( period = 6.115 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[2]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.672 ns                ;
; N/A                                     ; 163.53 MHz ( period = 6.115 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[3]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.672 ns                ;
; N/A                                     ; 163.53 MHz ( period = 6.115 ns )                    ; Reset_Delay:u3|Cont[11]         ; Reset_Delay:u3|Cont[4]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.672 ns                ;