den_lcm_test.tan.rpt

开发板原理图 需要做开发板的可以参考参考

; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM2210F324C3      ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; iCLK_50         ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'iCLK_50'                                                                                                                                                                                                                                                                      ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+-----------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                            ; To                                            ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+-----------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 151.79 MHz ( period = 6.588 ns )                    ; I2S_LCM_Config:u2|mI2S_STR      ; I2S_LCM_Config:u2|I2S_Controller:u0|mSDATA    ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 2.851 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.86 MHz ( period = 6.295 ns )                    ; Reset_Delay:u3|Cont[14]         ; Reset_Delay:u3|Cont[14]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.852 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[15]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[6]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[7]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[8]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[9]                        ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[10]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[11]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[12]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;
; N/A                                     ; 158.98 MHz ( period = 6.290 ns )                    ; Reset_Delay:u3|Cont[15]         ; Reset_Delay:u3|Cont[13]                       ; iCLK_50    ; iCLK_50  ; None                        ; None                      ; 5.847 ns                ;