📄 t_dectec.v
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module T_dectec (
input [11:0]X ,
input [11:0]Y ,
input [11:0]D_X1,
input [11:0]D_X2,
input [11:0]D_Y1,
input [11:0]D_Y2,
input LATCH ,
output reg ON
);
always @(negedge LATCH) begin
if ( (X > D_X1) && (X < D_X2) && (Y > D_Y1) && (Y < D_Y2))
ON = 1;
else
ON = 0;
end
endmodule
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