📄 rst_gen.v
字号:
module clk_div(clk_i,clk_4);
input clk_i;
output clk_4;
reg[1:0] Cnt=0;
always @(posedge clk_i)
begin
Cnt<=Cnt+1;
end
assign clk_4 = Cnt[1];
endmodule
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