svga_out.v

来自「filter,很不错,大家可以看以下」· Verilog 代码 · 共 20 行

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/* Title          :	virtual image source                          */
/* Project        :	virtual source                                */
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/*******************************************************************/
// File name      :  image0109.v 
// Purpose        :  在芯片内部产生352×288的象素数据和时序信号  
// Author<email>  :  [e-mail]
// Created On     :  2003/01/09 
// Last update    :	 2003/01/09 
// Platform :     :	 Windows2000 
// Simulators     :	 MaxplussII 10.1 
// Synthesizers   :	 MaxplussII 10.1 
// Targets Device :	 (MAX7000AE)EPM7128AETC100-10 
// Comments       :  -
/*******************************************************************/

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