din5.sim.rpt

来自「中频验波是对信号进行中频直接采样和数字正交处理后,产生的I 支路和Q 支路信号序」· RPT 代码 · 共 374 行 · 第 1/5 页

; |din5|move:inst7|74164:inst|10                                                                      ; |din5|move:inst7|74164:inst|10                                                                   ; out              ;
; |din5|div5:inst1|clk_temp2                                                                          ; |din5|div5:inst1|clk_temp2                                                                       ; out              ;
; |din5|div5:inst1|cnt1~0                                                                             ; |din5|div5:inst1|cnt1~0                                                                          ; out              ;
; |din5|div5:inst1|cnt1~1                                                                             ; |din5|div5:inst1|cnt1~1                                                                          ; out              ;
; |din5|div5:inst1|cnt1~2                                                                             ; |din5|div5:inst1|cnt1~2                                                                          ; out              ;
; |din5|div5:inst1|cnt2~0                                                                             ; |din5|div5:inst1|cnt2~0                                                                          ; out              ;
; |din5|div5:inst1|cnt2~1                                                                             ; |din5|div5:inst1|cnt2~1                                                                          ; out              ;
; |din5|div5:inst1|cnt2~2                                                                             ; |din5|div5:inst1|cnt2~2                                                                          ; out              ;
; |din5|div5:inst1|clk_temp1~0                                                                        ; |din5|div5:inst1|clk_temp1~0                                                                     ; out              ;
; |din5|div5:inst1|clk_temp1~1                                                                        ; |din5|div5:inst1|clk_temp1~1                                                                     ; out              ;
; |din5|div5:inst1|clk_temp2~0                                                                        ; |din5|div5:inst1|clk_temp2~0                                                                     ; out              ;
; |din5|div5:inst1|clk_temp2~1                                                                        ; |din5|div5:inst1|clk_temp2~1                                                                     ; out              ;
; |din5|div5:inst1|div5                                                                               ; |din5|div5:inst1|div5                                                                            ; out0             ;
; |din5|div5:inst1|clk_temp1                                                                          ; |din5|div5:inst1|clk_temp1                                                                       ; out              ;
; |din5|div5:inst1|cnt2[0]                                                                            ; |din5|div5:inst1|cnt2[0]                                                                         ; out              ;
; |din5|div5:inst1|cnt2[1]                                                                            ; |din5|div5:inst1|cnt2[1]                                                                         ; out              ;
; |din5|div5:inst1|cnt2[2]                                                                            ; |din5|div5:inst1|cnt2[2]                                                                         ; out              ;
; |din5|div5:inst1|cnt1[0]                                                                            ; |din5|div5:inst1|cnt1[0]                                                                         ; out              ;
; |din5|div5:inst1|cnt1[1]                                                                            ; |din5|div5:inst1|cnt1[1]                                                                         ; out              ;
; |din5|div5:inst1|cnt1[2]                                                                            ; |din5|div5:inst1|cnt1[2]                                                                         ; out              ;
; |din5|div2:inst10|count[0]                                                                          ; |din5|div2:inst10|count[0]                                                                       ; out              ;
; |din5|div2:inst10|count[1]                                                                          ; |din5|div2:inst10|count[1]                                                                       ; out              ;
; |din5|div5:inst1|Equal0~5                                                                           ; |din5|div5:inst1|Equal0~5                                                                        ; out0             ;
; |din5|div5:inst1|Equal1~5                                                                           ; |din5|div5:inst1|Equal1~5                                                                        ; out0             ;
; |din5|div5:inst1|Equal2~5                                                                           ; |din5|div5:inst1|Equal2~5                                                                        ; out0             ;
; |din5|div5:inst1|Equal3~5                                                                           ; |din5|div5:inst1|Equal3~5                                                                        ; out0             ;
; |din5|div5:inst1|Equal4~5                                                                           ; |din5|div5:inst1|Equal4~5                                                                        ; out0             ;
; |din5|div5:inst1|Equal5~5                                                                           ; |din5|div5:inst1|Equal5~5                                                                        ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|result_node[0]                                                   ; |din5|div2:inst10|lpm_add_sub:Add0|result_node[0]                                                ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|result_node[1]                                                   ; |din5|div2:inst10|lpm_add_sub:Add0|result_node[1]                                                ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                                  ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                               ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~0                                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~0                                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~3                                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~3                                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~1                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~1                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]                                  ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]                               ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~5                                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~5                                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~6                                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~6                                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~7                                                ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|_~7                                             ; out0             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]                    ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1]            ; sout             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]                    ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]                 ; cout             ;
; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]                    ; |din5|div2:inst10|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0]            ; sout             ;
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