📄 temp.fit.rpt
字号:
; inkey[2] ; ; ;
; - outled[0]~7740 ; 0 ; 6 ;
; - outled[0]~7745 ; 0 ; 6 ;
; - outled[1]~7746 ; 0 ; 6 ;
; - outled[1]~7747 ; 0 ; 6 ;
; - outled[0]~7750 ; 0 ; 6 ;
; - outled[0]~7756 ; 0 ; 6 ;
; - outled[5]~7760 ; 0 ; 6 ;
; - outled[5]~7761 ; 0 ; 6 ;
; - outled[0]~7766 ; 0 ; 6 ;
; - outled[0]~7770 ; 0 ; 6 ;
; - outled[4]~7772 ; 0 ; 6 ;
; - outled[0]~7774 ; 0 ; 6 ;
; inkey[0] ; ; ;
; - outled[0]~7745 ; 0 ; 6 ;
; inclk ; ; ;
+-----------------------+-------------------+---------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+----------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
; chuclkout ; LCFF_X2_Y9_N21 ; 13 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ;
; inclk ; PIN_17 ; 2 ; Clock ; no ; -- ; -- ; -- ;
; inclk ; PIN_17 ; 18 ; Clock ; yes ; Global Clock ; GCLK2 ; -- ;
; keyclkout ; LCFF_X1_Y8_N25 ; 3 ; Clock ; no ; -- ; -- ; -- ;
; keyclkout ; LCFF_X1_Y8_N25 ; 4 ; Clock ; yes ; Global Clock ; GCLK0 ; -- ;
; outled[0]~7745 ; LCCOMB_X26_Y10_N22 ; 7 ; Clock enable ; no ; -- ; -- ; -- ;
; reset ; PIN_24 ; 5 ; Clock, Clock enable ; no ; -- ; -- ; -- ;
; reset~clk_delay_ctrl ; CLKDELAYCTRL_G1 ; 9 ; Async. clear ; yes ; Global Clock ; GCLK1 ; -- ;
+----------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
+------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+----------------------+-----------------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------------------+-----------------+---------+----------------------+------------------+---------------------------+
; chuclkout ; LCFF_X2_Y9_N21 ; 13 ; Global Clock ; GCLK3 ; -- ;
; inclk ; PIN_17 ; 18 ; Global Clock ; GCLK2 ; -- ;
; keyclkout ; LCFF_X1_Y8_N25 ; 4 ; Global Clock ; GCLK0 ; -- ;
; reset~clk_delay_ctrl ; CLKDELAYCTRL_G1 ; 9 ; Global Clock ; GCLK1 ; -- ;
+----------------------+-----------------+---------+----------------------+------------------+---------------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------+----------------+
; Name ; Fan-Out ;
+----------------+----------------+
; chuout[0] ; 17 ;
; chuout[2] ; 15 ;
; chuout[1] ; 15 ;
; inkey[2] ; 12 ;
; inkey[3] ; 12 ;
; chuout[3] ; 12 ;
; inkey[1] ; 10 ;
; keyclk[17] ; 10 ;
; keyclk[16] ; 10 ;
; Equal0~175 ; 9 ;
; outled[0]~7745 ; 7 ;
; bb[0] ; 6 ;
; reset ; 5 ;
; chuclk[0] ; 5 ;
; bb[1] ; 5 ;
; chuclk[2] ; 4 ;
; chuclk[1] ; 4 ;
; chuclk[3] ; 3 ;
; outled[1]~7748 ; 3 ;
; outled[6]~reg0 ; 3 ;
; keyclk[13] ; 2 ;
; keyclk[15] ; 2 ;
; keyclk[14] ; 2 ;
; keyclk[12] ; 2 ;
; keyclk[11] ; 2 ;
; keyclk[10] ; 2 ;
; keyclk[9] ; 2 ;
; keyclk[8] ; 2 ;
; keyclk[6] ; 2 ;
; keyclk[5] ; 2 ;
; keyclk[7] ; 2 ;
; keyclk[4] ; 2 ;
; keyclk[3] ; 2 ;
; keyclk[2] ; 2 ;
; keyclk[1] ; 2 ;
; keyclk[0] ; 2 ;
; keyclkout ; 2 ;
; outled[0]~7752 ; 2 ;
; outled[0]~7740 ; 2 ;
; outled[0]~7739 ; 2 ;
; outled[5]~reg0 ; 2 ;
; outled[4]~reg0 ; 2 ;
; outled[3]~reg0 ; 2 ;
; outled[2]~reg0 ; 2 ;
; outled[1]~reg0 ; 2 ;
; outled[0]~reg0 ; 2 ;
; inclk ; 1 ;
; inkey[0] ; 1 ;
; chuclk[0]~93 ; 1 ;
; bb[0]~47 ; 1 ;
+----------------+----------------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; Block interconnects ; 70 / 26,052 ( < 1 % ) ;
; C16 interconnects ; 6 / 1,156 ( < 1 % ) ;
; C4 interconnects ; 54 / 17,952 ( < 1 % ) ;
; Direct links ; 18 / 26,052 ( < 1 % ) ;
; Global clocks ; 4 / 8 ( 50 % ) ;
; Local interconnects ; 61 / 8,256 ( < 1 % ) ;
; R24 interconnects ; 1 / 1,020 ( < 1 % ) ;
; R4 interconnects ; 44 / 22,440 ( < 1 % ) ;
+----------------------------+-----------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements
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