pll_50_waveforms.html

来自「sdram 控制器的verilog 实现」· HTML 代码 · 共 14 行

HTML

14 行

<html>
<head>
<title>Sample Waveforms for pll_50.v </title>
</head>
<body>
<h2><CENTER>Sample behavioral waveforms for design file pll_50.v </CENTER></h2>
<P>The following waveforms show the behavior of altpll megafunction for the chosen set of parameters in design pll_50.v. The design pll_50.v has Cyclone AUTO pll configured in NORMAL mode The primary clock input to the PLL is INCLK0, with clock period 50000 ps. Output port LOCKED will go high when the PLL locks to the input clock. </P>
<CENTER><img src=pll_50_wave0.jpg> </CENTER>
<P><CENTER><FONT size=2>Fig. 1 : Wave showing NORMAL mode operation. </CENTER></P>
<P><FONT size=3></P>
<P></P>
</body>
</html>

pll_50_waveforms.html - 源码说明

本页面展示了「sdram 控制器的verilog 实现」中的 pll_50_waveforms.html 源码文件，采用 HTML 编程语言编写，共 14 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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