mvyexhw.h

这是Marvell Technology Group Ltd. 4355 (rev 12)网卡在linux下的驱动程序源代码

#define	PCIE_DEVCTRL_MAX_RRS_BASE		12
#define	PCIE_DEVCTRL_NOSNP_ENA			BIT_11S			/* Enable No Snoop */
/* Auxiliary (AUX) Power PM Enable */
#define	PCIE_DEVCTRL_AUXPWR_ENA			BIT_10S			
#define	PCIE_DEVCTRL_PHANTOM__ENA		BIT_9S			/* Phantom Functions Enable */
/* Extended Tag Field Enable */
#define	PCIE_DEVCTRL_EXTTAG_ENA			BIT_8S			
#define	PCIE_DEVCTRL_MAX_PLS_MSK		SHIFT5(0x7U)	/* Max_Payload_Size */
#define	PCIE_DEVCTRL_MAX_PLS_BASE		5
#define	PCIE_DEVCTRL_REL_ORD_ENA		BIT_4S			/* Enable Relaxed Ordering */
/* Unsupported Request Reporting Enable */
#define	PCIE_DEVCTRL_URR_ENA			BIT_3S			
/* Fatal Error Reporting Enable */
#define	PCIE_DEVCTRL_FERR_ENA			BIT_2S			
/* Non-Fatal Error Reporting Enable */
#define	PCIE_DEVCTRL_NFERR_ENA			BIT_1S			
/* Correctable Error Reporting Enable */
#define	PCIE_DEVCTRL_CERR_ENA			BIT_0S			

/*	PCIE_DEVSTAT			0x00CA	Device Status Register */
/*		Bit(s) PCIE_DEVSTAT_RSRV_15_6 reserved */
#define	PCIE_DEVSTAT_TRANS_PEND			BIT_5S			/* Transactions Pending */
#define	PCIE_DEVSTAT_AUXPWR_DET			BIT_4S			/* AUX Power Detected */
/* Unsupported Request Detected */
#define	PCIE_DEVSTAT_UR_DET				BIT_3S			
#define	PCIE_DEVSTAT_FERR_DET			BIT_2S			/* Fatal Error Detected */
#define	PCIE_DEVSTAT_NFERR_DET			BIT_1S			/* Non-Fatal Error Detected */
/* Correctable Error Detected */
#define	PCIE_DEVSTAT_CERR_DET			BIT_0S			

/*	PCIE_LNKCAP				0x00CC	Link Capabilities Register */
#define	PCIE_LNKCAP_PORT_NUM_MSK			SHIFT24(0xff)	/* Port Number */
#define	PCIE_LNKCAP_PORT_NUM_BASE			24
/*		Bit(s) PCIE_LNKCAP_RSRV_23_21 reserved */
/*		Bit(s) PCIE_LNKCAP_RSRV_20_19 reserved */
/* Clock Power Management */
#define	PCIE_LNKCAP_CLK_PM					BIT_18			
#define	PCIE_LNKCAP_L1_EXITLAT_MSK			SHIFT15(0x7)	/* L1 Exit Latency */
#define	PCIE_LNKCAP_L1_EXITLAT_BASE			15
#define	PCIE_LNKCAP_LOS_EXITLAT_MSK			SHIFT12(0x7)	/* L0s Exit Latency */
#define	PCIE_LNKCAP_LOS_EXITLAT_BASE		12
/* Active State Link PM Support */
#define	PCIE_LNKCAP_ASPM_SUP_MSK			SHIFT10(0x3)	
#define	PCIE_LNKCAP_ASPM_SUP_BASE			10
#define	PCIE_LNKCAP_MAX_LNKWID_MSK			SHIFT4(0x3f)	/* Maximum Link Width */
#define	PCIE_LNKCAP_MAX_LNKWID_BASE			4
#define	PCIE_LNKCAP_MAX_LNKSPD_MSK			SHIFT0(0xf)		/* Maximum Link Speed */
#define	PCIE_LNKCAP_MAX_LNKSPD_BASE			0

/*	PCIE_LNKCTRL			0x00D0	Link Control Register */
/*		Bit(s) PCIE_LNKCTRL_RSRV_15_9 reserved */
/* Enable Clock Power Management */
#define	PCIE_LNKCTRL_CLK_PM_ENA			BIT_8S			
#define	PCIE_LNKCTRL_EXTSYNC			BIT_7S			/* Extended Sync */
/*		Bit(s) PCIE_LNKCTRL_RSRV_6 reserved */
/*		Bit(s) PCIE_LNKCTRL_RSRV_5_4 reserved */
/* Read Completion Boundary (RCB) */
#define	PCIE_LNKCTRL_RCB_128B			BIT_3S			
/*		Bit(s) PCIE_LNKCTRL_RSRV_2 reserved */
/* Active State Link PM Control */
#define	PCIE_LNKCTRL_ASPM_CTRL_MSK		SHIFT0(0x3U)	
#define	PCIE_LNKCTRL_ASPM_CTRL_BASE		0

/*	PCIE_LNKSTAT			0x00D2	Link Status Register */
/*		Bit(s) PCIE_LNKSTAT_RSRV_15_14 reserved */
/*		Bit(s) PCIE_LNKSTAT_RSRV_13 reserved */
/* Slot Clock Configuration */
#define	PCIE_LNKSTAT_SCLKCFG				BIT_12S			
#define	PCIE_LNKSTAT_LNKTRAIN				BIT_11S			/* Link Training */
#define	PCIE_LNKSTAT_UNDEF					BIT_10S			/* Undefined */
/* Negotiated Link Width */
#define	PCIE_LNKSTAT_NEGLNKWID_MSK			SHIFT4(0x3fU)	
#define	PCIE_LNKSTAT_NEGLNKWID_BASE			4
#define	PCIE_LNKSTAT_LNKSPD_MSK				SHIFT0(0xfU)	/* Link Speed */
#define	PCIE_LNKSTAT_LNKSPD_BASE			0

/*	PCIE_DEV_CAP_2			0x00E4	Device Capabilities 2 Register */
/*		Bit(s) PCIE_DEV_CAP_2_RSRV_31_5 reserved */
/* Completion Timeout Disable Supported */
#define	PCIE_DEV_CAP_2_CPL_TO_DIS_SUPP				BIT_4				
/* Completion Timeout Ranges Supported */
#define	PCIE_DEV_CAP_2_CPL_TO_RANGE_SUPP_MSK		SHIFT0(0xf)			
#define	PCIE_DEV_CAP_2_CPL_TO_RANGE_SUPP_BASE		0

/*	PCIE_DEV_CTRL_2			0x00E8	Device Control 2 Register */
/*		Bit(s) PCIE_DEV_CTRL_2_RSRV_31_5 reserved */
/* Completion Timeout Disable */
#define	PCIE_DEV_CTRL_2_CPL_TO_DIS			BIT_4				
/* Completion Timeout Value */
#define	PCIE_DEV_CTRL_2_CPL_TO_VAL_MSK		SHIFT0(0xf)			
#define	PCIE_DEV_CTRL_2_CPL_TO_VAL_BASE		0

/*	UART_CONFIG_REG1		0x00F0	UART Config Register 1 */
/*		Bit(s) UART_CONFIG_REG1_RSRV_31_8 reserved */
/*		Bit(s) UART_CONFIG_REG1_RSRV_7_0 reserved */

/*	PCIE_AE_CAP_HDR			0x0100	Advanced Error Reporting Enhanced
 *									Capability Header Register
 */
#define	PCIE_AE_CAP_HDR_NPTR_MSK		SHIFT20(0xfff)	/* Next Capability Offset */
#define	PCIE_AE_CAP_HDR_NPTR_BASE		20
#define	PCIE_AE_CAP_HDR_VER_ID_MSK		SHIFT16(0xf)	/* Capability Version */
#define	PCIE_AE_CAP_HDR_VER_ID_BASE		16
/* PCI Express Extended Capability ID */
#define	PCIE_AE_CAP_HDR_CAP_ID_MSK		SHIFT0(0xffff)	
#define	PCIE_AE_CAP_HDR_CAP_ID_BASE		0

/*	PCIE_UE_STAT			0x0104	Uncorrectable Error Status Register */
/*		Bit(s) PCIE_UE_STAT_RSRV_31_21 reserved */
/* Unsupported Request Error */
#define	PCIE_UE_STAT_UR						BIT_20			
#define	PCIE_UE_STAT_ECRCERR				BIT_19			/* ECRC Error */
#define	PCIE_UE_STAT_MTLP					BIT_18			/* Malformed TLP */
#define	PCIE_UE_STAT_RCVOVFL				BIT_17			/* Receiver Overflow */
/* Unexpected Completion */
#define	PCIE_UE_STAT_UNEXPCPL				BIT_16			
#define	PCIE_UE_STAT_CPLABORT				BIT_15			/* Completer Abort */
#define	PCIE_UE_STAT_CPLTO					BIT_14			/* Completion Timeout */
/* Flow Control Protocol Error */
#define	PCIE_UE_STAT_FCPROTERR				BIT_13			
#define	PCIE_UE_STAT_PTLP					BIT_12			/* Poisoned TLP */
/*		Bit(s) PCIE_UE_STAT_RSRV_11_5 reserved */
/* Data Link Protocol Error */
#define	PCIE_UE_STAT_DLPROTERR				BIT_4			
/*		Bit(s) PCIE_UE_STAT_RSRV_3_1 reserved */
#define	PCIE_UE_STAT_UNDEF					BIT_0			/* Undefined */

/*	PCIE_UE_MASK			0x0108	Uncorrectable Error Mask Register */
/*		Bit(s) PCIE_UE_MASK_RSRV_31_21 reserved */
/* Unsupported Request Error */
#define	PCIE_UE_MASK_UR						BIT_20			
#define	PCIE_UE_MASK_ECRCERR				BIT_19			/* ECRC Error */
#define	PCIE_UE_MASK_MTLP					BIT_18			/* Malformed TLP */
#define	PCIE_UE_MASK_RCVOVFL				BIT_17			/* Receiver Overflow */
/* Unexpected Completion */
#define	PCIE_UE_MASK_UNEXPCPL				BIT_16			
#define	PCIE_UE_MASK_CPLABRT				BIT_15			/* Completer Abort */
#define	PCIE_UE_MASK_CPLTO					BIT_14			/* Completion Timeout */
/* Flow Control Protocol Error */
#define	PCIE_UE_MASK_FCPROTERR				BIT_13			
#define	PCIE_UE_MASK_PTLP					BIT_12			/* Poisoned TLP */
/*		Bit(s) PCIE_UE_MASK_RSRV_11_5 reserved */
/* Data Link Protocol Error */
#define	PCIE_UE_MASK_DLPROTERR				BIT_4			
/*		Bit(s) PCIE_UE_MASK_RSRV_3_1 reserved */
#define	PCIE_UE_MASK_UNDEF					BIT_0			/* Undefined */

/*	PCIE_UE_SVRT			0x010C	Uncorrectable Error Severity Register */
/*		Bit(s) PCIE_UE_SVRT_RSRV_31_21 reserved */
/* Unsupported Request Error */
#define	PCIE_UE_SVRT_UR						BIT_20			
#define	PCIE_UE_SVRT_ECRCERR				BIT_19			/* ECRC Error Severity */
#define	PCIE_UE_SVRT_MTLP					BIT_18			/* Malformed TLP */
#define	PCIE_UE_SVRT_RCVOVFL				BIT_17			/* Receiver Overflow */
/* Unexpected Completion */
#define	PCIE_UE_SVRT_UNEXPCPL				BIT_16			
#define	PCIE_UE_SVRT_CPLABRT				BIT_15			/* Completer Abort */
#define	PCIE_UE_SVRT_CPLTO					BIT_14			/* Completion Timeout */
/* Flow Control Protocol Error */
#define	PCIE_UE_SVRT_FCPROTERR				BIT_13			
#define	PCIE_UE_SVRT_PTLP					BIT_12			/* Poisoned TLP */
/*		Bit(s) PCIE_UE_SVRT_RSRV_11_5 reserved */
/* Data Link Protocol Error */
#define	PCIE_UE_SVRT_DLPROTERR				BIT_4			
/*		Bit(s) PCIE_UE_SVRT_RSRV_3_1 reserved */
#define	PCIE_UE_SVRT_UNDEF					BIT_0			/* Undefined */

/*	PCIE_CA_STAT			0x0110	Correctable Error Status Register */
/*		Bit(s) PCIE_CA_STAT_RSRV_31_14 reserved */
/* Advisory Non-Fatal Error Status */
#define	PCIE_CA_STAT_ADV_NONFAT_ERRSTAT		BIT_13				
/* Replay Timer Timeout */
#define	PCIE_CA_STAT_RPLYTO					BIT_12				
/*		Bit(s) PCIE_CA_STAT_RSRV_11_9 reserved */
/* REPLAY_NUM Rollover */
#define	PCIE_CA_STAT_RPLYNUMRO				BIT_8				
#define	PCIE_CA_STAT_BADDLLP				BIT_7				/* Bad DLLP */
#define	PCIE_CA_STAT_BADTLP					BIT_6				/* Bad TLP */
/*		Bit(s) PCIE_CA_STAT_RSRV_5_1 reserved */
#define	PCIE_CA_STAT_RCVERR					BIT_0				/* Receiver Error */

/*	PCIE_CA_MASK			0x0114	Correctable Error Mask Register */
/*		Bit(s) PCIE_CA_MASK_RSRV_31_14 reserved */
/* Advisory Non-Fatal Error Mask */
#define	PCIE_CA_MASK_ADV_NONFAT_ERRSTAT		BIT_13				
/* Replay Timer Timeout */
#define	PCIE_CA_MASK_RPLYTO					BIT_12				
/*		Bit(s) PCIE_CA_MASK_RSRV_11_9 reserved */
/* REPLAY_NUM Rollover */
#define	PCIE_CA_MASK_RPLYNUMRO				BIT_8				
#define	PCIE_CA_MASK_BADDLLP				BIT_7				/* Bad DLLP */
#define	PCIE_CA_MASK_BADTLP					BIT_6				/* Bad TLP */
/*		Bit(s) PCIE_CA_MASK_RSRV_5_1 reserved */
#define	PCIE_CA_MASK_RCVERR					BIT_0				/* Receiver Error */

/*	PCIE_AE_CAPCTRL			0x0118	Advanced Error Capabilities and Control
 *									Register
 */
/*		Bit(s) PCIE_AE_CAPCTRL_RSRV_31_9 reserved */
/* ECRC Check Enable */
#define	PCIE_AE_CAPCTRL_ECRCCHK_ENA			BIT_8				
/* ECRC Check Capable */
#define	PCIE_AE_CAPCTRL_ECRCCHK_CAP			BIT_7				
/* ECRC Generation Enable */
#define	PCIE_AE_CAPCTRL_ECRCGEN_ENA			BIT_6				
/* ECRC Generation Capable */
#define	PCIE_AE_CAPCTRL_ECRCGEN_CAP			BIT_5				
/* First Error Pointer */
#define	PCIE_AE_CAPCTRL_1ERR_PTR_MSK		SHIFT0(0x1f)		
#define	PCIE_AE_CAPCTRL_1ERR_PTR_BASE		0

/*	PCIE_HDRLOG						0x011C	Header Log Registers */
#define	PCIE_HDRLOG_MSK			SHIFT0(0xffffffffU)	/* Header Log */
#define	PCIE_HDRLOG_BASE		0

/*	PCIE_DEVSERNUMCAP		0x0130	Device Serial Number Enhanced Capability
 *									Header
 */
/* Next Capability Offset */
#define	PCIE_DEVSERNUMCAP_NPTR_MSK			SHIFT20(0xfff)	
#define	PCIE_DEVSERNUMCAP_NPTR_BASE			20
#define	PCIE_DEVSERNUMCAP_VER_ID_MSK		SHIFT16(0xf)	/* Capability Version */
#define	PCIE_DEVSERNUMCAP_VER_ID_BASE		16
/* PCI Express Extended Capability ID */
#define	PCIE_DEVSERNUMCAP_CAP_ID_MSK		SHIFT0(0xffff)	
#define	PCIE_DEVSERNUMCAP_CAP_ID_BASE		0

/*	PCIE_SERNUM_LOWDW		0x0134	Serial Number Register (Lower DW) */
/* Serial Number Register (Lower DW) */
#define	PCIE_SERNUM_LOWDW_SERNUM_LOWDW_MSK		SHIFT0(0xffffffff)	
#define	PCIE_SERNUM_LOWDW_SERNUM_LOWDW_BASE		0

/*	PCIE_SERNUM_UPPDW		0x0138	Serial Number Register (Upper DW) */
/* Serial Number Register (Upper DW) */
#define	PCIE_SERNUM_UPPDW_SERNUM_UPPDW_MSK		SHIFT0(0xffffffff)	
#define	PCIE_SERNUM_UPPDW_SERNUM_UPPDW_BASE		0

/*	PCIE_PWRBDGT_CAPHDR		0x0140	Power Budgeting Enhanced Capability Header */
/* Next Capability Offset */
#define	PCIE_PWRBDGT_CAPHDR_NPTR_MSK		SHIFT20(0xfff)	
#define	PCIE_PWRBDGT_CAPHDR_NPTR_BASE		20
#define	PCIE_PWRBDGT_CAPHDR_VER_ID_MSK		SHIFT16(0xf)	/* Capability Version */
#define	PCIE_PWRBDGT_CAPHDR_VER_ID_BASE		16
/* PCI Express Extended Capability ID */
#define	PCIE_PWRBDGT_CAPHDR_CAP_ID_MSK		SHIFT0(0xffff)	
#define	PCIE_PWRBDGT_CAPHDR_CAP_ID_BASE		0

/*	PCIE_PWRBDGT_DATASEL	0x0144	Power Budgeting Data Select Register */
/*		Bit(s) PCIE_PWRBDGT_DATASEL_RSRV_31_8 reserved */
#define	PCIE_PWRBDGT_DATASEL_DATASEL_MSK		SHIFT0(0xff)		/* Data Select */
#define	PCIE_PWRBDGT_DATASEL_DATASEL_BASE		0

/*	PCIE_PWRBDGT_DATA		0x0148	Power Budgeting Data Register */
/*		Bit(s) PCIE_PWRBDGT_DATA_RSRV_31_21 reserved */
#define	PCIE_PWRBDGT_DATA_PWRRAIL_MSK			SHIFT18(0x7)	/* Power Rail */
#define	PCIE_PWRBDGT_DATA_PWRRAIL_BASE			18
#define	PCIE_PWRBDGT_DATA_TYPE_MSK				SHIFT15(0x7)	/* Type */
#define	PCIE_PWRBDGT_DATA_TYPE_BASE				15
#define	PCIE_PWRBDGT_DATA_PMSTATE_MSK			SHIFT13(0x3)	/* PM State */
#define	PCIE_PWRBDGT_DATA_PMSTATE_BASE			13
#define	PCIE_PWRBDGT_DATA_PMSUBSTATE_MSK		SHIFT10(0x7)	/* PM Sub State */
#define	PCIE_PWRBDGT_DATA_PMSUBSTATE_BASE		10
#define	PCIE_PWRBDGT_DATA_DATASCALE_MSK			SHIFT8(0x3)		/* Data Scale */
#define	PCIE_PWRBDGT_DATA_DATASCALE_BASE		8
#define	PCIE_PWRBDGT_DATA_BASEPWR_MSK			SHIFT0(0xff)	/* Base Power */
#define	PCIE_PWRBDGT_DATA_BASEPWR_BASE			0

/*	PCIE_PWRBDGT_CAP		0x014C	Power Budgeting Capability Register */
/*		Bit(s) PCIE_PWRBDGT_CAP_RSRV_31_1 reserved */
#define	PCIE_PWRBDGT_CAP_SYSALLOC			BIT_0				/* System Allocated */

/*	PCIE_TL_CTRL			0x0200	Transaction Layer Control Register */
/*		Bit(s) PCIE_TL_CTRL_RSRV_31_2 reserved */
#define	PCIE_TL_CTRL_MAXOUTSTAND_MSK		SHIFT0(0x3)			/* Max_outstand */
#define	PCIE_TL_CTRL_MAXOUTSTAND_BASE		0

/*	PCIE_TL_STAT			0x0204	Transaction Layer Status Register */
/*		Bit(s) PCIE_TL_STAT_RSRV_31_0 reserved */

/*	PCIE_DL_CTRL			0x0208	Data Link Layer Control Register */
/*		Bit(s) PCIE_DL_CTRL_RSRV_31_0 reserved */

/*	PCIE_DL_STAT			0x020C	Data Link Layer Status Register */
/*		Bit(s) PCIE_DL_STAT_RSRV_31_0 reserved */

/*	PCIE_PL_CTRL			0x0210	PE Physical Layer Control Register */
/*		Bit(s) PCIE_PL_CTRL_RSRV_31_16 reserved */
#define	PCIE_PL_CTRL_N_FTS_MSK				SHIFT8(0xff)	/* Number FTS */
#define	PCIE_PL_CTRL_N_FTS_BASE				8
/*		Bit(s) PCIE_PL_CTRL_RSRV_7_0 reserved */

/*	PCIE_PL_STAT			0x0214	PE Physical Layer Status Register */
/*		Bit(s) PCIE_PL_STAT_RSRV_31_0 reserved */

/*	PCIE_CPLTO				0x0220	PE Completion Timeout Register */
/*		Bit(s) PCIE_CPLTO_RSRV_31_16 reserved */
/* Completion Timeout Threshold */
#define	PCIE_CPLTO_MSK					SHIFT0(0xffff)	
#define	PCIE_CPLTO_BASE					0

/*	PCIE_FC					0x0224	PE Flow Control Register */
/* Posted Headers Flow Control Credit Initial Value */
#define	PCIE_FC_PH_INIT_MSK			SHIFT24(0xff)	
#define	PCIE_FC_PH_INIT_BASE		24
/* Non-Posted Headers Flow Control Credit Initial Value */
#define	PCIE_FC_NPH_INIT_MSK		SHIFT16(0xff)	
#define	PCIE_FC_NPH_INIT_BASE		16
/* Completion