add_plus.v

来自「插值滤波器,用于音频解码调制解调,滤波器系数用移位相加实现」· Verilog 代码 · 共 9 行

`timescale 1ns/10ps
module add_plus(in1,in2,in3,in4,in5,in6,in7,out);

input [18:1] in1,in2,in3,in4,in5,in6,in7;
output [19:1] out;

assign out={1'b0,in1}+{1'b0,in2}+{1'b0,in3}+{1'b0,in4}+{1'b0,in5}+{1'b0,in6}+{1'b0,in7};

endmodule