ffd_lp_18.v

来自「插值滤波器,用于音频解码调制解调,滤波器系数用移位相加实现」· Verilog 代码 · 共 29 行

`timescale 1ns/10ps
module FFD_lp_18(data,clock,reset,q);

output [18:1]       q;
input         clock,reset;
input  [18:1]       data;


FFD_lp        f1(data[1],clock,reset,q[1]),
              f2(data[2],clock,reset,q[2]),
              f3(data[3],clock,reset,q[3]),
              f4(data[4],clock,reset,q[4]),
              f5(data[5],clock,reset,q[5]),
              f6(data[6],clock,reset,q[6]),
              f7(data[7],clock,reset,q[7]),
              f8(data[8],clock,reset,q[8]),
              f9(data[9],clock,reset,q[9]),
              f10(data[10],clock,reset,q[10]),
              f11(data[11],clock,reset,q[11]),
              f12(data[12],clock,reset,q[12]),
              f13(data[13],clock,reset,q[13]),
              f14(data[14],clock,reset,q[14]),
              f15(data[15],clock,reset,q[15]),
              f16(data[16],clock,reset,q[16]),
              f17(data[17],clock,reset,q[17]),
              f18(data[18],clock,reset,q[18]);
endmodule