minus.v

来自「插值滤波器,用于音频解码调制解调,滤波器系数用移位相加实现」· Verilog 代码 · 共 31 行

`timescale 1ns/10ps
module minus(in1,in2,out);
//module minus(in1,in2,out,sign);

input [19:1] in1,in2;
output [18:1] out;
//output sign;

reg [20:1] temp_in1,temp_in2;
reg [20:1] temp_out;
reg sign;
reg [18:1] out;

always@(in1 or in2)
  begin
    temp_in1={1'b0,in1};
    temp_in2=~{1'b0,in2}+1;
    temp_out=temp_in1+temp_in2;
    if(temp_out[20])
      begin
      temp_out=~temp_out+1;
      //sign=1;
      end
    else
      //sign=0;
    out=temp_out;
  end
endmodule