mcf548x_gpio.h

freescale MCF5485EVB开发板上中断操作示例

#define MCF_GPIO_PDDR_FEC0L_PDDRFEC0L4              (0x10)
#define MCF_GPIO_PDDR_FEC0L_PDDRFEC0L5              (0x20)
#define MCF_GPIO_PDDR_FEC0L_PDDRFEC0L6              (0x40)
#define MCF_GPIO_PDDR_FEC0L_PDDRFEC0L7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1H */
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H0              (0x01)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H1              (0x02)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H2              (0x04)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H3              (0x08)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H4              (0x10)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H5              (0x20)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H6              (0x40)
#define MCF_GPIO_PDDR_FEC1H_PDDRFEC1H7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1L */
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L0              (0x01)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L1              (0x02)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L2              (0x04)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L3              (0x08)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L4              (0x10)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L5              (0x20)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L6              (0x40)
#define MCF_GPIO_PDDR_FEC1L_PDDRFEC1L7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FECI2C */
#define MCF_GPIO_PDDR_FECI2C_PDDRFECI2C0            (0x01)
#define MCF_GPIO_PDDR_FECI2C_PDDRFECI2C1            (0x02)
#define MCF_GPIO_PDDR_FECI2C_PDDRFECI2C2            (0x04)
#define MCF_GPIO_PDDR_FECI2C_PDDRFECI2C3            (0x08)

/* Bit definitions and macros for MCF_GPIO_PDDR_PCIBG */
#define MCF_GPIO_PDDR_PCIBG_PDDRPCIBG0              (0x01)
#define MCF_GPIO_PDDR_PCIBG_PDDRPCIBG1              (0x02)
#define MCF_GPIO_PDDR_PCIBG_PDDRPCIBG2              (0x04)
#define MCF_GPIO_PDDR_PCIBG_PDDRPCIBG3              (0x08)
#define MCF_GPIO_PDDR_PCIBG_PDDRPCIBG4              (0x10)

/* Bit definitions and macros for MCF_GPIO_PDDR_PCIBR */
#define MCF_GPIO_PDDR_PCIBR_PDDRPCIBR0              (0x01)
#define MCF_GPIO_PDDR_PCIBR_PDDRPCIBR1              (0x02)
#define MCF_GPIO_PDDR_PCIBR_PDDRPCIBR2              (0x04)
#define MCF_GPIO_PDDR_PCIBR_PDDRPCIBR3              (0x08)
#define MCF_GPIO_PDDR_PCIBR_PDDRPCIBR4              (0x10)

/* Bit definitions and macros for MCF_GPIO_PDDR_PSC3PSC2 */
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC20        (0x01)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC21        (0x02)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC22        (0x04)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC23        (0x08)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC24        (0x10)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC25        (0x20)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC26        (0x40)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDRPSC3PSC27        (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_PSC1PSC0 */
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC00        (0x01)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC01        (0x02)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC02        (0x04)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC03        (0x08)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC04        (0x10)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC05        (0x20)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC06        (0x40)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDRPSC1PSC07        (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_DSPI */
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI0                (0x01)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI1                (0x02)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI2                (0x04)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI3                (0x08)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI4                (0x10)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI5                (0x20)
#define MCF_GPIO_PDDR_DSPI_PDDRDSPI6                (0x40)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FBCTL */
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL0          (0x01)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL1          (0x02)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL2          (0x04)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL3          (0x08)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL4          (0x10)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL5          (0x20)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL6          (0x40)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDRFBCTL7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FBCS */
#define MCF_GPIO_PPDSDR_FBCS_PPDSDRFBCS1            (0x02)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDRFBCS2            (0x04)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDRFBCS3            (0x08)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDRFBCS4            (0x10)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDRFBCS5            (0x20)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_DMA */
#define MCF_GPIO_PPDSDR_DMA_PPDSDRDMA0              (0x01)
#define MCF_GPIO_PPDSDR_DMA_PPDSDRDMA1              (0x02)
#define MCF_GPIO_PPDSDR_DMA_PPDSDRDMA2              (0x04)
#define MCF_GPIO_PPDSDR_DMA_PPDSDRDMA3              (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0H */
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H0          (0x01)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H1          (0x02)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H2          (0x04)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H3          (0x08)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H4          (0x10)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H5          (0x20)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H6          (0x40)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0L */
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L0          (0x01)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L1          (0x02)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L2          (0x04)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L3          (0x08)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L4          (0x10)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L5          (0x20)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L6          (0x40)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1H */
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H0          (0x01)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H1          (0x02)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H2          (0x04)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H3          (0x08)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H4          (0x10)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H5          (0x20)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H6          (0x40)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1L */
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L0          (0x01)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L1          (0x02)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L2          (0x04)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L3          (0x08)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L4          (0x10)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L5          (0x20)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L6          (0x40)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDRFECI2C0        (0x01)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDRFECI2C1        (0x02)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDRFECI2C2        (0x04)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDRFECI2C3        (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBG */
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDRPCIBG0          (0x01)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDRPCIBG1          (0x02)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDRPCIBG2          (0x04)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDRPCIBG3          (0x08)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDRPCIBG4          (0x10)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBR */
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR0          (0x01)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR1          (0x02)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR2          (0x04)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR3          (0x08)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR4          (0x10)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC3PSC2 */
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC20    (0x01)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC21    (0x02)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC22    (0x04)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC23    (0x08)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PDDRPSC3PSC24      (0x10)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PDDRPSC3PSC25      (0x20)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC26    (0x40)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC27    (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC1PSC0 */
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC00    (0x01)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PDDRPSC1PSC01      (0x02)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC02    (0x04)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PDDRPSC1PSC03      (0x08)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC04    (0x10)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC05    (0x20)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC06    (0x40)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC07    (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_DSPI */
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI0            (0x01)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI1            (0x02)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI2            (0x04)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI3            (0x08)
#define MCF_GPIO_PPDSDR_DSPI_PDDRDSPI4              (0x10)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI5            (0x20)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDRDSPI6            (0x40)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCTL */
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL0            (0x01)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL1            (0x02)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL2            (0x04)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL3            (0x08)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL4            (0x10)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL5            (0x20)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL6            (0x40)
#define MCF_GPIO_PCLRR_FBCTL_PCLRRFBCTL7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCS */
#define MCF_GPIO_PCLRR_FBCS_PCLRRFBCS1              (0x02)
#define MCF_GPIO_PCLRR_FBCS_PCLRRFBCS2              (0x04)
#define MCF_GPIO_PCLRR_FBCS_PCLRRFBCS3              (0x08)
#define MCF_GPIO_PCLRR_FBCS_PCLRRFBCS4              (0x10)
#define MCF_GPIO_PCLRR_FBCS_PCLRRFBCS5              (0x20)

/* Bit definitions and macros for MCF_GPIO_PCLRR_DMA */
#define MCF_GPIO_PCLRR_DMA_PCLRRDMA0                (0x01)
#define MCF_GPIO_PCLRR_DMA_PCLRRDMA1                (0x02)
#define MCF_GPIO_PCLRR_DMA_PCLRRDMA2                (0x04)
#define MCF_GPIO_PCLRR_DMA_PCLRRDMA3                (0x08)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0H */
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H0            (0x01)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H1            (0x02)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H2            (0x04)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H3            (0x08)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H4            (0x10)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H5            (0x20)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H6            (0x40)
#define MCF_GPIO_PCLRR_FEC0H_PCLRRFEC0H7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0L */
#define MCF_GPIO_PCLRR_FEC0L_PCLRRFEC0L0            (0x01)
#define MCF_GPIO_PCLRR_FEC0L_PODRFEC0L1             (0x02)
#define MCF_GPIO_PCLRR_FEC0L_PCLRRFEC0L2            (0x04)
#define MCF_GPIO_PCLRR_FEC0L_PCLRRFEC0L3            (0x08)
#define MCF_GPIO_PCLRR_FEC0L_PODRFEC0L4             (0x10)
#define MCF_GPIO_PCLRR_FEC0L_PODRFEC0L5             (0x20)
#define MCF_GPIO_PCLRR_FEC0L_PODRFEC0L6             (0x40)
#define MCF_GPIO_PCLRR_FEC0L_PCLRRFEC0L7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC1H */
#define MCF_GPIO_PCLRR_FEC1H_PCLRRFEC1H0            (0x01)
#define MCF_GPIO_PCLRR_FEC1H_PCLRRFEC1H1            (0x02)
#define MCF_GPIO_PCLRR_FEC1H_PCLRRFEC1H2            (0x04)