demo.v

来自「一些自己编写的verilog代码」· Verilog 代码 · 共 9 行

9 行

// Synthesizable circuit (the "device-under-test")

module Demo (a,b);
	input a;
	output b;

	assign b = ~a;

endmodule

demo.v - 源码说明

本页面展示了「一些自己编写的verilog代码」中的 demo.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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