pci_top.tan.rpt

PIC 的ip 有用的着的拿去看看吧 对于开发pci总线会有很大帮助的

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; Option                                                ; Setting            ; From ; To ; Entity Name ;
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; Device Name                                           ; EPF10K10ATC144-3   ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Minimum tpd to report                                 ; 0 ns               ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; Off                ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; FRAME_          ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


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; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                           ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------+--------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                ; To                                         ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------+--------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 29.76 MHz ( period = 33.600 ns )                    ; pcicore:pci_core1|InnerIoReg[4]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 12.200 ns               ;
; N/A                                     ; 30.67 MHz ( period = 32.600 ns )                    ; pcicore:pci_core1|BUTTON_INT_       ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 9.800 ns                ;
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; pcicore:pci_core1|InnerIoReg[2]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 11.400 ns               ;
; N/A                                     ; 31.85 MHz ( period = 31.400 ns )                    ; pcicore:pci_core1|InnerIoReg[3]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 11.100 ns               ;
; N/A                                     ; 32.47 MHz ( period = 30.800 ns )                    ; pcicore:pci_core1|InnerIoReg[5]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 10.800 ns               ;
; N/A                                     ; 33.56 MHz ( period = 29.800 ns )                    ; pcicore:pci_core1|InnerIoReg[0]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 10.500 ns               ;
; N/A                                     ; 34.25 MHz ( period = 29.200 ns )                    ; pcicore:pci_core1|InnerIoReg[1]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 34.25 MHz ( period = 29.200 ns )                    ; pcicore:pci_core1|InnerIoReg[6]     ; pcicore:pci_core1|PciPar                   ; CLK        ; CLK      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 39.84 MHz ( period = 25.100 ns )                    ; pcicore:pci_core1|BaseAddress0[28]  ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.600 ns               ;
; N/A                                     ; 39.84 MHz ( period = 25.100 ns )                    ; pcicore:pci_core1|BaseAddress0[28]  ; pcicore:pci_core1|PciAdOutSelect.01        ; CLK        ; CLK      ; None                        ; None                      ; 22.600 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|PciAdressReg[8]   ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|BaseAddress0[8]   ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|BaseAddress0[23]  ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|PciAdressReg[8]   ; pcicore:pci_core1|PciAdOutSelect.01        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|BaseAddress0[8]   ; pcicore:pci_core1|PciAdOutSelect.01        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.00 MHz ( period = 25.000 ns )                    ; pcicore:pci_core1|BaseAddress0[23]  ; pcicore:pci_core1|PciAdOutSelect.01        ; CLK        ; CLK      ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 40.32 MHz ( period = 24.800 ns )                    ; pcicore:pci_core1|PciAdressReg[23]  ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.300 ns               ;
; N/A                                     ; 40.32 MHz ( period = 24.800 ns )                    ; pcicore:pci_core1|BaseAddress0[12]  ; pcicore:pci_core1|PciAdOutSelect.10        ; CLK        ; CLK      ; None                        ; None                      ; 22.300 ns               ;