drv_dec.v.bak

来自「verilog写的分频程序,可以对输入的频率分频」· BAK 代码 · 共 17 行

module drv_dec(din,dout);
input [3:0]din;
output [3:0]dout;
reg [3:0]dout;

always @(din)
begin
	case(din)
	2'b00 : dout=dout[0];
	2'b01 : dout=dout[1];
    2'b10 : dout=dout[2];
    2'b11 : dout=dout[3];
    endcase
end
endmodule